• The Journal of Korean Institute of Communications and Information Sciences
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• v.38C no.3
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• pp.311-317
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• 2013

In this paper, we proposed high speed LDPC decoding algorithm based on DVB-S2 standard for applying marine communications in order to multimedia transmission. For implementing the high speed LDPC decoder, HSS algorithm which reduce the iteration numbers without performance degradation is applied. In HSS algorithm, check node update units are update at the same time of bit node update. HSS can be accelerated to the decoding speed because it does not need to separate calculation of the bit nodes, However, check node calculation blocks need many clocks because of just one memory is used. Therefore, this paper proposed partial memory structure in order to reduced the delay and high speed decoder is possible. The results of the simulation, when the max number of iteration set to 30 times, decoding throughput of HSS algorithm is 326 Mbit/s and decoding speed of proposed algorithm is 2.29 Gbit/s. So, decoding speed of proposed algorithm more than 7 times could be obtained compared to the HSS algorithm.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.9
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• pp.2041-2047
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• 2013

In this paper, we proposed high speed LDPC decoding algorithm based on DVB-S2 standard. For implementing the high speed LDPC decoder, HSS algorithm which reduce the iteration numbers without performance degradation is applied. In HSS algorithm, check node update units are update at the same time of bit node update. HSS can be accelerated to the decoding speed because it does not need to separate calculation of the bit nodes, However, check node calculation blocks need many clocks because of just one memory is used. Therefore, this paper proposed dc-split memory structure in order to reduced the delay and high speed decoder is possible. Finally, this paper presented maximum split memory and throughput for various coding rates in DVB-S2 standard.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.44 no.5
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• pp.84-93
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• 2007

In this paper, a Radix-8 structure for high-speed FFT is propose. Main block of the proposed FFT structure is Radix-8 DIF(Decimation In Frequency) butterfly. Even throughput of the Radix-8 FFT is twice than that of the Radix-4 FFT, implementation area of the Radix-8 is larger than that of Radix-4 FFT. But, implementation area of the proposed Radix-8 FFT was reduced by using DA(Distributed Arithmetic) for multiplication. For comparison, the 64-point FFT was implemented using conventional Radix-4 butterfly and proposed Radix-8 butterfly, respectively. The Verilog-HDL coding results for the proposed FFT structure show 49.2% cell area increment comparison with those of the conventional Radix-4 FFT structure. Namely, to speed up twice, 49.2% of area cost is required. In case of same throughput, power consumption of the proposed structure is reduced by 25.4%. Due to its efficient processing scheme, the proposed FFT structure can be used in large size of FFT like OFDM Modem.

• 한국HCI학회:학술대회논문집
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• 2008.02a
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• pp.433-438
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• 2008

본 논문은 비주얼 헐 오브젝트를 이용한 움직이는 오브젝트에 대한 실시간 영상기반 라이팅 기술을 제안한다. 본 논문에서는 특히 서로 다른 공간상의 조명 환경을 일치시키는 기술에 중점을 두고, 실시간으로 움직이는 오브젝트의 실시간 비디오 기반 재조명 기술로서 3가지 핵심 내용을 소개한다. 첫째는 비주얼 헐 데이터를 기반으로 기존에 벡터의 외적을 사용하던 방법을 개선하여 수식을 근사화시켜 연산량을 줄여서 고속으로 노말 벡터를 추출하는 방법이고, 둘째는 사용자 주변 조명 환경 정보를 효과적으로 샘플링하여 라이팅에 사용하는 점광원의 개수를 줄였으며, 세 번째는 CPU와 GPU의 연산량을 분배하여 효과적으로 병렬 고속 연산이 가능하도록 하였다. 종래의 영상기반 라이팅 기술이 정지된 환경맵 영상을 사용하거나 정지된 객체를 라이팅하였던 연구를 한 반면에 본 논문은 실시간에서 라이팅을 구현하기 위한 기술로서 고속 라이팅 연산을 위한 방법을 제시하고 있다. 본 연구의 결과를 이용하면 영상기반 라이팅 연구의 실제적이고도 폭넓은 작용이 가능할 것으로 사료되며 고화질의 콘텐츠 양산에도 기여할 것으로 사료된다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.11a
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• pp.110-112
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• 2011

GPU의 병렬성과 연산능력을 일반적인 공학적 문제 해결에 적용하는 GPGPU 컴퓨팅에 대한 연구가 최근 활발히 진행되고 있다. 비디오 압축과정에는 많은 양의 화소 데이터에 동일하게 반복되는 연산을 수행하는 알고리즘이 많이 적용되므로 GPGPU를 통한 고속 병렬 계산의 응용 분야로 매우 적합하다. H.264/AVC는 비디오를 압축하는 가장 최신의 국제표준으로 여러 제품군과 서비스에 대한 적용되어 시장에서 널리 사용되고 있다. 본 논문에서는 GPGPU의 응용 분야로 주목 받고 있는 비디오 압축 분야에 대한 적용으로 H.264/AVC의 화면내 예측 모드 결정과정에 GPGPU 병렬 프로그래밍을 적용하여 예측 모드 결정 속도를 향상하는 방법을 제안한다. GPU상에서의 데이터 병렬처리를 위해 CUDA C언어를 사용하였으며, CPU상에서의 연산은 C언어를 사용하여 구현되었다. GPU상에서 프레임 전체에 대한 화면내 예측 모드를 병렬적으로 결정함으로써 이에 소요되는 시간을 줄여 줄 수 있었다. 실험결과 GPU상에서 병렬적으로 예측 모드를 결정할 때 Full-HD급 영상에서 약 2.8배 정도의 속도 향상을 확인할 수 있었다. 향후 GPGPU 병렬 프로그래밍을 화면 내 예측뿐만 아니라 반복되는 연산을 수행하는 다른 알고리즘에도 적용하여 부호화기의 계산 부담을 덜어준다면 고속 실시간 비디오 압축 부호기 개발이 더욱 용이해 질것으로 기대된다.

• Journal of Broadcast Engineering
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• v.16 no.6
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• pp.1009-1017
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• 2011

Fast generation of digital hologram is of importance for real-time holography broadcasting. In this paper, we propose such a method that parallelizes the Computer-Generated Holography (CGH) algorithm for digital hologram generation and make it faster using Multi Graphic Processing Unit (Multi-GPU) with help of the Compute Unified Device Architecture (CUDA) and the Open Multi-Processing (OpenMP). In addition, we propose optimization methods such as fixation variable, vectorization, and loop unrolling for making the CGH algorithm much faster. Experimental results show that our method is about 9,700 times faster than a CPU-based one.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.06a
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• pp.246-249
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• 2022

최근 들어 세계적으로 크게 관심을 받는 메타버스 및 몰입형(가상현실, 확장현실, 및 라이트필드) 콘텐츠 서비스의 응용 범위를 확대하기 위해서는 3D 객체의 실시간 전송을 위한 압축 기술이 필요하다. ISO/IEC 23090 MPEG-I Part 5 로 2021 년 표준화 완료된 V-PCC (Video-based Point Cloud Compression)는 이러한 산업계의 관심 및 필요에 의해서 국제 표준화된 동적 3D 포인트 클라우드 객체 부호화 기술이다. V-PCC 기술의 압축 성능은 기존 산업계 기술에 비해 매우 우수하나, 부호화기의 연산 복잡도가 매우 높다는 단점을 가지고 있다. 본 논문에서는 V-PCC 부호화기에서 가장 높은 연산 복잡도를 갖는 법선 추정 알고리즘의 결합 고속화 기법을 제안한다. 법선 추정은 2 개의 알고리즘으로 구성되어 있다. 첫번째는 "방향을 무시하는 법선 추정 알고리즘(normal estimation)"이고, 두번째는 첫번째 알고리즘에서 추정된 법선들을 대상으로 하는 "법선 방향 추정 알고리즘(normal orientation)"이다. 본 논문에서 제안하는 고속화 기법은 2 개 알고리즘을 결합하여 첫번째 법선 추정 알고리즘에서 획득한 부가 정보를 두번째 법선 방향 추정 알고리즘에서 활용함으로써 연산량을 대폭 줄이고, 또한 법선 방향 추정 알고리즘 내의 우선순위 큐 자료구조를 변경하여 추가적인 고속화를 달성한다. 7 개 테스트 영상에 대한 실험 결과, 압축 효율 저하 없이 법선 방향 추정 알고리즘의 속도를 평균 89.2% 향상시킬 수 있다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.11a
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• pp.372-375
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• 2000

퍼지 시스템은 비선형 시스템을 해석하고 제어기 설계 등에 많이 이용되고 있으나 대부분의 그 구현은 PC나 웍스테이션의 프로그램에 의존하고 있다. 고속의 동작을 요구하는 시스템이나 소형 시스템에는 전용 프로세서의 사용이 필요하다. 본 논문에서는 여러 퍼지 시스템 중에서 적은 규칙수로도 효과적인 성능을 나타내고 결론부가 선형식으로 표현되어 ASIC을 이용한 하드웨어화가 용이한 형태를 가진 TSK퍼지 추론 프로세서를 FPGA로 구현한다. ASIC의 설계는 Top-down 방식을 이용하여 전체구성은 Schematic을 이용하고 기능블록은 VHDL로 기술한다. TSK퍼지 추론의 연산은 전제부와 결론부를 병렬연산함으로써 고속처리를 구현하고 이에 필요한 제어부를 설계하였다. 또한 하드웨어 구현을 위해 실수연산을 이산화된 연산으로 바꾸고 이에 따른 나누기 연산자를 구현하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.07a
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• pp.18-21
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• 2011

디지털 홀로그램은 일반적으로 computer generated hologram(CGH)기법에 의해서 생성된다. 하지만 원리적으로 CGH 기법은 많은 연산량과 복잡도를 요구하고 있기 때문에 실시간으로 디지털 홀로그램을 생성하는 것은 매우 어렵다. 본 논문에서는 CGH 고속연산을 위해 graphics processing unit(GPU)의 병렬처리구조인 CUDA를 사용하였고, 추가적으로 다중 GPU 연산처리를 위해 OpenMP를 사용하였다. 더 나아가 이를 최적화하기 위해서 상수화, 벡터화, 루프풀기 등의 기법들을 제안한다. 결과적으로, 본 논문에서 제안된 기법을 통해서 기존 CPU에서의 CGH 연산속도에 비해 약 8,300배 정도의 속도를 개선할 수 있었다.

• Journal of the Korea Society of Computer and Information
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• v.4 no.2
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• pp.27-38
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• 1999

This paper proposes a high speed digital neuron processor which uses the residue number system, making the high speed operation possible without carry propagation,. Consisting of the MAC(Multiplier and with Accumulator) operation unit, quotient operation unit and sigmoid function operation unit, the neuron processor is designed through 0.8$\mu$m CMOS fabrication. The result shows that the new implemented neuron processor can run at the speed of 19.2 nSec and the size can be reduced to 1/2 compared to the neuron processor implemented by the real number operation unit.