• Proceedings of the KIEE Conference
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• 2000.07b
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• pp.1429-1432
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• 2000

본 논문은 Grafcet[1]을 이용하여 고속전철 승강문 제어를 실행하기 위한 운영 모드에 대해 논의한다. 고속전철에 사용하는 승강문 제어 관련 동작 상태의 정의 및 제어 조건[2]을 인용하여 승강문 제어를 위한 기본 사양 및 운영자 요구사양을 정의한 다음, 열차편성을 1개의 동력차와 4개의 객차로 가정한 후, 이에 대한 승강문 운영 모드 관련 순차 프로그램을 Grafcet 을 이용하여 구성하였다.

• Journal of KIISE
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• v.41 no.12
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• pp.1050-1057
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• 2014

Electroencephalogram (EEG)-based brain-computer interfaces (BCI) can be used for a number of purposes in a variety of industries, such as to replace body parts like hands and feet or to improve user convenience. In this paper, we propose a method to decompose and extract motor imagery EEG signal using Empirical Mode Decomposition (EMD) and Fast Fourier Transforms (FFT). The EEG signal classification consists of the following three steps. First, during signal decomposition, the EMD is used to generate Intrinsic Mode Functions (IMFs) from the EEG signal. Then during feature extraction, the power spectral density (PSD) is used to identify the frequency band of the IMFs generated. The FFT is used to extract the features for motor imagery from an IMF that includes mu rhythm. Finally, during classification, the Support Vector Machine (SVM) is used to classify the features of the motor imagery EEG signal. 10-fold cross-validation was then used to estimate the generalization capability of the given classifier., and the results show that the proposed method has an accuracy of 84.50% which is higher than that of other methods.

• Proceedings of the KIPE Conference
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• 2018.07a
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• pp.120-122
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• 2018

본 논문은 최대 전력점을 추종하는 기존 P&O 방식의 동적 응답 특성을 향상시키기 위해 가변 스텝 사이즈를 적용한 P&O 방식 기반의 MPPT 알고리즘을 제안하였으며, 시뮬레이션 및 실험을 통해 검증하였다. 제안된 알고리즘은 듀티 제어를 통해 최대 전력점을 추종하며, 2가지 동작모드로써 가변 스텝 모드와 고속모드로 구성된다. 일사량이 일정한 경우, 가변 스텝 모드에서 듀티의 스텝 사이즈 감소를 통해 최대 전력점에서 동작점의 전압변동이 작아짐에 따라 진동이 감소하여 발전 효율이 증가한다. 일사량이 변동하는 경우, MPPT 오류를 피하기 위해 듀티와 PV 전압은 일정하게 유지하며, 일사량 변화가 끝난 시점에서 고속모드 동작을 통해 빠르게 최대 전력점으로 추종한다. 최대 전력점에 도달하면 가변 스텝 모드로 변경하여 듀티 스텝 사이즈를 감소시켜 최대 전력점을 추종한다. PV 패널, 부스트 컨버터로 구성된 PV 시스템의 시뮬레이션 및 실험을 통해 제안된 알고리즘의 타당성을 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.9
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• pp.31-37
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• 2004

We have proposed a design methodology for large active-area single-mode VCSELS, which have higher reliability and output power, and are well-suited for high-speed operation. The key idea underlying the design methodology is to reduce the effective index difference between active and cladding regions by controlling the thickness and position of the oxide layer. The idea is confirmed by the self-consistent effective index method. By placing the oxide layer position properly, we can increase the radius of the oxide aperture for single-mode operation by 3 times.

• Information and Communications Magazine
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• v.19 no.11
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• pp.85-108
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• 2002

향후 다양한 무선 통신 규격들의 통합 수용을 위한 SDR (Software Defined Radio) 기술이IMT-2000 이후의 4세대 이동 통신 시스템을 위한 핵심 기술로써 심각하게 고려되고 있다. 이에 부응하여 SDR기반의 멀티모드용 통신 시스템을 구성하기 위한 주요 기술로서 디지털 IF 기술에 대한 필요성이 급속도로 고조되고 있는 상황이다. 최근 ABC/DAC 및 범용 디지털 신호처리 소자들의 고속화 및 고성능화로 인해 If (Intermediate Frequency) 대역과 기저대역 신호들 간의 직접 디지털 변환의 구현이 현실화되고 있다. 사용자의 관점에서 국지적으로 상용화되고 있거나 장래에 출현할 다양한 이동 통신 시스템 규격들 및 이에 대해 사업자들에게 할당되는 주파수 대역들이 서로 다른 점을 고려할 때, 이종 시스템 혹은 사업자들에게 할당된 주파수 대역에 구애받지 않고 언제 어디서나 자유롭게 무선 채널을 엑세스하고 또한 특정 채널을 임의로 선택하기 위한 디지털 If기술의 실현이 필수적이다 이러한 SDR기반 디지털 If 기술은 소프트웨어적으로 재구성 가능한 하드웨어 구조를 요구하며, 특정 이동 통신 규격의 물리 계층만을 지원하는 무선 인터페이스가 아닌 다중이동 통신 모드를 지원할 수 있는 유연성이 가미된 채널화 알고리즘이 필요하게 된다. 따라서 디지털 If기술은 무선 인터페이스 처리 부분, 즉 주파수 상 하향 변환 및 채별 선택 조합을 용도에 맞게 단일의 하드웨어 플렛폼 상에서 고속 디지털 신호처리 알고리즘을 기반으로 동작하기 위한 기능을 필연적으로 요구한다. 본 논문에서는 향후 SDR 기반의 기지국 및 단말기 운영 및 구생 모델을 제시하며, 디지털 If에 대한 필요성 및 동작 원리, 그리고 요소 기능들에 대한 구체적인 동작 원리 및 디지털 If와 더불어 활용 가능한 기술에 대하여 논의한다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.12 no.5
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• pp.15-25
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• 2002

In this paper a design of high performance cryptographic processor which implements AES Rijndael algorithm is described. To eliminate performance degradation due to round-key computation delay of conventional processor, the on-the-fly precomputation of round key based on modified round structure is adopted. And on-the-fly round key generator which supports 128, 192, and 256-bit key has modular structure. The designed processor has iterative structure which uses 1 clock cycle per round and supports three operation modes, such as ECB, CBC, and CTR mode which is a candidate for new AES modes of operation. The cryptographic processor designed in Verilog-HDL and synthesized using 0.251$\mu\textrm{m}$ CMOS cell library consists of about 51,000 gates. Simulation results show that the critical path delay is about 7.5ns and it can operate up to 125Mhz clock frequency at 2.5V supply. Its peak performance is about 1.45Gbps encryption or decryption rate under 128-bit key ECB mode.

• The Transactions of the Korean Institute of Power Electronics
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• v.5 no.3
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• pp.246-253
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• 2000

전동기의 제어기법과 제어기 등의 발달로 유도전동기는 산업용으로 널리 보급되고 있으며, 유도전동기를 고효율로 제어하기 위하여 PWM 인버터가 널리 사용되고 있다. 그리고 IGBT와 같은 고속 스위칭 소자의 발달로 인해 전압형 PWM 인버터의 스위칭 주파수가 증가가 가능하게 됐으며, 그로 인해 매우 우수한 동작 특성을 가지게 되었다. 그러나 고속 스위칭은 전압과 전류의 급격한 변화로 인해 매 스위칭마다 발생하는 고주파 성분의 커먼 모드전압과 전류를 발생하게 되고 이들은 베어링 전류와 축전압, 전도 및 방사 EMI, 기기의 절연수명 단축, 등의 악영향을 유발한다. 본 연구에서는 이러한 커먼 모드 전압과 전류에 대한 시스템 레벨 해석이 가능한 시뮬레이션 기법에 대해 실제 측정과 시뮬레이션을 통해 검정하였다. 이를 통해서 커먼 모드 전압과 전류가 PWM 인버터 시스템의 각 부에 미치는 영향을 쉽게 확인 할 수 있으며, 커먼 모드 전압과 전류의 저감을 위해 추가될 수 있는 부가적인 보조회로의 영향에 대해서도 제시된 시뮬레이션 기법을 통해 확인 할 수 있다.

• Journal of the Korean Institute of Intelligent Systems
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• v.17 no.4
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• pp.569-574
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• 2007

최근 많은 광대역 유무선 통신 응용분야에서 OFDM(Orthogonal Frequency Division Multiplexing) 방식을 표준기술로 채택하고 있다. OFDM 방식의 고속 무선 데이터 통신을 위한 FFT 프로세서는 일반적으로 DSP(Digital Signal Processing)로 구현되었으나, 큰 전력 소비를 필요로 한다. 따라서, OFDM 통신방식의 단점인 전력문제를 보완하기 위해서 전류모드 FFT LSI가 제안되었고, 저소비전력 전류모드 FFT LSI를 동작시키기 위해서는 전류모드를 전압모드로 바꾸는 VIC(Voltage to Current Converter) 그리고 다시 전류모드를 전압모드로 바꾸어 주는 IVC(Current to Voltage Converter)가 필요하다. 그러나, OP-AMP로 구현되는 종래의 IVC는 회로규모가 크고, 전력소비가 크며, LSI 내에 크고 정확한 높은 저항을 필요로 한다. 또한 전류모드신호처리에서 많이 이용되는 Current Mirror 회로 등의 출력단자로부터 전류신호를 입력받은 경우, 입력단자간의 전위차가 발생하며, DC offset 전류가 발생하는 등의 문제점을 갖는다. 따라서 본 연구에서는 저전력 동작이 가능하고, 향후, single chip 응용이 가능한 IVC를 $0.35{\mu}m$ 공정에서 설계함으로서, $0.35{\mu}m$ 공정에서의 전류모드 FFT LSI의 전압모드 출력이 가능해졌다 설계된 IVC는 FFT LSI의 출력이 디지털신호로 환산한 ${\pm}1$인 점을 감안하여, 전류모드 FFT LSI의 출력이 $13.65{\mu}A$ 이상일 때에 3.0V의 전압을 출력하고, FFT LSI의 출력이 $0.15{\mu}A$ 이하일 때에 0.5V 이하의 전압을 출력하도록 하였으며, IVC의 총 소비전력은 약 1.65mV이하로 평가되었다.

• Proceedings of the KAIS Fall Conference
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• 2010.11a
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• pp.417-420
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• 2010

최근 UWB, IEEE802.11n과 같은 고속 무선 통신에서는 고속의 암호/복호 처리가 요구되고 있다. 본 논문은 UWB, Zigbee, IEEE802.11과 같은 최신 무선 통신 기술에서 보안 기능의 근간이 되는 CCM(CTR+CBC-MAC) 보안 모드 구현에 관한 것이다. AES와 같은 블록암호알고리즘과 결합된 CCM 기능을 하드웨어로 구현하는 방법을 제시한다. 특히, MAC, DMA모듈과 Hard-wired된 형태로 구현하여 통신속도 저하없이 무선 데이터 송/수신과 동시에 실시간으로 암호/복호 연산을 수행할 수 있으며, CCM 구동 clock을 최소화하여 고속 동작과 저전력 설계의 목적을 달성할 수 있다.

• The Journal of the Korea Contents Association
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• v.10 no.12
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• pp.10-17
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• 2010

In this paper, we design digital D-PHY link chip controling DSI (Display Serial Interface) that meets MIPI (Mobile Industry Processor Interface) standard. The D-PHY supports a high-speed (HS) mode for fast data traffic and a low-power (LP) mode for control transactions. For low power consumption, the unit blocks in digital D-PHY are optionally switched using the clock gating technique. The proposed low power digital D-PHY is simulated and compared with conven tional one about power consumption on each transaction mode. As a result, power consumptions of TX, RX, and total in HS mode decrease 74%, 31%, and 50%, respectively. In LP mode, power reduction rates of TX, RX, and total are 79%, 40%, and 51.5%, separately. We implemented the low power MIPI D-PHY digital chip using $0.13-{\mu}m$ CMOS process under 1.2V supply.