• Title/Summary/Keyword: 고속 데이터처리

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Implementation of Fast Motion Estimation Program Based on Successive Elimination Algorithm (연속제거알고리즘 기반의 고속 움직임 추정 프로그램 성능평가)

  • Kim Kyung-Hyun;Sonh Seung-Il
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2006.05a
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    • pp.561-564
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    • 2006
  • 오늘날 컴퓨터와 데이터 통신의 급속한 발달로 인해 멀티미디어 정보통신 기술이 비약적으로 발전하고 있다. 이러한 멀티미디어 데이터 중에서 동영상은 다른 데이터 형태에 비해 정보량이 매우 방대하다. 따라서 동영상을 처리하는 시스템에서는 압축 기법이 매우 중요한 역할을 차지한다. 이에 본 논문은 연속제거 알고리즘을 기반으로 이전블록 초기 움직임 벡터 사용 및 strip단위 블록 합을 통하여 고속의 움직임 추정을 통해 영상을 복호화 하였고, 기존의 완전탐색 블록 정합방식과 영상 복원 능력 및 연산량을 비교 평가하였다. 뿐만 아니라 이후 이를 바탕으로 고속 움직임 추정 모듈을 VHDL로 구현하여 본 논문의 프로그램을 성능평가의 기준으로 이용할 것이다.

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A Fast Editing/Writing Technique for Large-scale Multimedia Files using GOP structure of MPEG (대용량 멀티미디어 파일에서 MPEG GOP 구조를 고려한 고속 편집저장 기법)

  • Ko, Seok Young;Jung, Seung Wan;Nam, Young Jin;Seo, Dae-Wha
    • Proceedings of the Korea Information Processing Society Conference
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    • 2009.04a
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    • pp.913-915
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    • 2009
  • 디지털 영상 기술의 발전과 고속 인터넷의 성장은 고화질의 영상을 녹화하고 사용자간 영상 공유를 빠르게 할 수 있는 환경을 제공하였다. 일반적으로 녹화된 영상을 공유하기 이전에 불필요한 부분을 삭제하기 위해 동영상 편집 과정을 거치게 된다. 하지만 대용량의 영상을 편집한 뒤, 저장하는데 많은 시간이 소모된다. 이런 문제를 해결하기 위해 기존 연구 FWAE[1]에서는 내용 수정이 이루어지지 않는 영상 편집의 특징을 고려하여, 편집저장에서 가장 큰 시간을 차지하는 데이터 복사 과정을 데이터 블록 공유로 대체하는 고속 편집저장 기법을 제시했다. 하지만 제안 기법에서는 압축 영상에 대한 특징을 고려하지 않아 일부 프레임이 유실될 수 있는 문제가 있었다. 이에 본 논문에서는 압축 코덱으로 널리 사용되는 MPEG을 분석하여, FWAE 고속 편집저장에서 프레임 유실을 방지할 수 있는 개선 기법을 제안한다.

Develoment of Echo Sounder for fast Signal Processor (고속신호처리 프로세서를 이용한 음향측심기 개발)

  • Park, Dong-Jin;Yoon, Yang-Ho;Kim, Young-Il;Oh, Young-Seock;Park, Seung-Soo
    • Proceedings of the Korean Society of Marine Engineers Conference
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    • 2006.06a
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    • pp.207-208
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    • 2006
  • 기존의 음향측심기는 복잡한 하드웨어 구조로 인해 크기와 중량이 큰 단점이 있었다. 이에 본 개발에서는 이러한 단점을 보완하기 위해 고속의 단일칩을 적용하여 단순구조의 하드웨어로 구성하였으며, 그 결과 장비의 크기 및 중량을 감소시킬 수 있었고 또 신호처리 기법을 적용하여 측정 데이터의 안정성을 획득 하였다.

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Parallel Speedup of NTGST on SIMD type Multiprocessor (SIMD 구조의 다중 프로세서를 이용한 NTGST의 병렬고속화)

  • 김복만;서경석;김종화;최흥문
    • Proceedings of the IEEK Conference
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    • 2001.06d
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    • pp.127-130
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    • 2001
  • 본 논문에서는 SIMD (Single Instruction stream and Multiple Data stream)형 병렬 구조의 다중 프로세서를 이용하여 NTGST (noise-tolerant generalized symmetry transform)를 병렬 고속화하였다. 먼저 NTGST의 화소 및 영상 영역간의 계산 독립성을 이용하여 영상을 분할하여 P개의 프로세서에 할당하고, 이들 각각을 N개의 데이터를 한번에 처리하는 SIMD 구조로 병렬화하여 NP에 비례하는 속도 향상을 얻었다. 실험에서 MMX 기술의 펜티엄 Ⅲ 프로세서를 2개 사용하여 제안한 알고리즘이 기존의 NTGST 보다 8배 가까이 고속으로 처리됨을 확인하였다.

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Development and use of PC based combustion analyzer (PC를 사용하는 연소해석장치의 개발에 관한 연구)

  • Lim, B. J.
    • Journal of the korean Society of Automotive Engineers
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    • v.15 no.3
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    • pp.75-80
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    • 1993
  • 널리 사용되는 IBM-PC를 기본으로 하여 고속도 데이터 처리가 가능한 연소 해석 장치를 개발 였다. 본 시스템은 상용의 A/D변환기와 C언어를 사용한 소프트웨어 및 PC 인터페이스 보드로 구성되어 있다. 본 연소 해석 장치의 특징은 모든 기능이 모니터 상에서 마우스로 지원되며, P 상에서 타 프로그램을 위한 데이터 변환이 용이하고 메모리의 확장이 기존의 상용 연소 해석 치에 비해 간편하다. 연구용 단기통 기관실험을 통하여 본 시스템을 검증하였다. 연소실 내의 력은 크랭크 각도로 0.1.deg.에서 1.deg.의 해상도로 분석할 수 있다.

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Efficient time domain equalization technique for filterbank-based high speed data transmission (필터뱅크 기반 고속 데이터 전송을 위한 효율적인 시간 영역 등화 기법)

  • 박태윤;홍훈희;최재호
    • Proceedings of the Korea Institute of Convergence Signal Processing
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    • 2000.08a
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    • pp.89-92
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    • 2000
  • 필터뱅크를 기반으로 하는 이산 웨이브렛 멀티톤(DWMT) 데이터 전송 시스템은 전송 채널의 영향으로 발생하는 심벌간 및 부채널간의 간섭 잡음에 민감하다. 본 논문에서 제안한 시간 영역 등화기(TEQ)는 전송 채널 응답의 길이를 단축시키는 TEQ-S와 전송 채널의 주파수 특성을 향상시키는 TEQ-C등 2단계로 이루어져 있다. 제안한 시간영역 등화기(TEQ)를 DWMT 데이터 전송 시스템에 적용하면 많은 간섭 성분을 감소시킬 수 있어 하드웨어적으로 보다 간단한 FEQ로도 잔여 간섭 잡음을 효과적으로 제거할 수 있다.

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A Study on the High Speed Communication Interface with Virtual Modem (가상 모뎀과의 고속 인터페이스구조에 관한 연구)

  • Song, Tae-Hoon;Song, Moon-Vin;Chung, Yun-Mo
    • Journal of the Institute of Electronics Engineers of Korea SD
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    • v.44 no.1
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    • pp.84-89
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    • 2007
  • In order to design and test an SoC modem for high speed communication, the platform with the architecture of such high speed communication is needed. That platform is needed for testing large data in speed of 500Mbps. This paper shows that transmission data can be uploaded and downloaded by 250Mbps between a virtual modem target board and a PC through the AHB-PCI IP and the speed of based on DPRAM and PCI.

A Study on a Declines in Performance by Memory Copy in CUDA (CUDA의 메모리 복사로 인한 성능 저하 연구)

  • Kang, Jihun;Lee, DaeWon;Kang, InSung;Yu, HeonChang
    • Proceedings of the Korea Information Processing Society Conference
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    • 2013.11a
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    • pp.135-138
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    • 2013
  • GPGPU(General Purpose Graphics Processing Unit) 병렬처리 시스템인 CUDA(Compute Unified Device Architecture)는 컴퓨터에서의 고속 연산 처리를 위해 많이 사용되어왔다. CUDA에서 연산 처리를 하기 위해서는 CUDA의 특성을 이해해야 한다. CUDA는 CPU(Central Processing Unit)가 처리하는 Host 영역과 GPU(Graphics Processing Unit)가 처리하는 영역인 Device 영역이 존재하며, 이 두 영역간의 데이터 복사를 통해 연산 처리를 진행한다. 이런 구조적인 특성상 메인 메모리에서 GPU 메모리로 입력 데이터를 전달해야 GPU를 이용해 연산을 처리할 수 있는 구조를 가지고 있다. 하지만 이러한 처리 구조로 인해 연산 시간과 별도로 메인 메모리와 GPU 메모리간의 데이터 복사시간이 존재하며, 추가적으로 발생하는 메모리 복사 시간으로 인해 오버헤드가 발생하게 된다. 본 논문에서는 실험을 통해 메모리 복사 시간, 연산의 반복 횟수 그리고 연산의 복잡성이 전체 성능에 어떤 영향을 미치는지 논하고자 한다.

Design of Parallel Processing of Lane Detection System Based on Multi-core Processor (멀티코어를 이용한 차선 검출 병렬화 시스템 설계)

  • Lee, Hyo-Chan;Moon, Dai-Tchul;Park, In-hag;Heo, Kang
    • Journal of the Korea Institute of Information and Communication Engineering
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    • v.20 no.9
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    • pp.1778-1784
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    • 2016
  • we improved the performance by parallelizing lane detection algorithms. Lane detection, as a intellectual assisting system, helps drivers make an alarm sound or revise the handle in response of lane departure. Four kinds of algorithms are implemented in order as following, Gaussian filtering algorithm so as to remove the interferences, gray conversion algorithm to simplify images, sobel edge detection algorithm to find out the regions of lanes, and hough transform algorithm to detect straight lines. Among parallelized methods, the data level parallelism algorithm is easy to design, yet still problem with the bottleneck. The high-speed data level parallelism is suggested to reduce this bottleneck, which resulted in noticeable performance improvement. In the result of applying actual road video of black-box on our parallel algorithm, the measurement, in the case of single-core, is approximately 30 Frames/sec. Furthermore, in the case of octa-core parallelism, the data level performance is approximately 100 Frames/sec and the highest performance comes close to 150 Frames/sec.

Parallel Data Extraction Architecture for High-speed Playback of High-density Optical Disc (고용량 광 디스크의 고속 재생을 위한 병렬 데이터 추출구조)

  • Choi, Goang-Seog
    • Journal of Korea Multimedia Society
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    • v.12 no.3
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    • pp.329-334
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    • 2009
  • When an optical disc is being played. the pick-up converts light to analog signal at first. The analog signal is equalized for removing the inter-symbol interference and then the equalized analog signal is converted into the digital signal for extracting the synchronized data and clock signals. There are a lot of algorithms that minimize the BER in extracting the synchronized data and clock when high. density optical disc like BD is being played in low speed. But if the high-density optical disc is played in high speed, it is difficult to adopt the same extraction algorithm to data PLL and PRML architecture used in low speed application. It is because the signal with more than 800MHz should be processed in those architectures. Generally, in the 0.13-${\mu}m$ CMOS technology, it is necessary to have the high speed analog cores and lots of efforts to layout. In this paper, the parallel data PLL and PRML architecture, which enable to process in BD 8x speed of the maximum speed of the high-density optical disc as the extracting data and clock circuit, is proposed. Test results show that the proposed architecture is well operated without processing error at BD 8x speed.

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