• Journal of the Korean Institute of Telematics and Electronics A
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• v.33A no.3
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• pp.187-195
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• 1996

This paper proposes two new dynamic CMOS logic styles, called ZMODL (zipper-MODL) and EZMODL (enhanced-ZMODL), which can reduce more area dnd propagation delya than conventional MODL (multiple output domino logic). The 32-bit CLAs(carry look-ahead adder) are designed by ZMODL, EZMODL circuits, and their operations are verified by SPICE 3 with 2$\mu$ double metal CMOS parameters. The results shwo that the CLA designed by EZMODL circuit has achived 32-bit additin time of less than 4.8NS with VDD=5.0V and 8% of transistors cn be redcued, compared to the CLA designed by MODL. The EZMODL logic style can improve the performance in the high-speed computing circuits depending on the degree of recurrence.

• IEMEK Journal of Embedded Systems and Applications
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• v.13 no.3
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• pp.125-131
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• 2018

STT-RAM is attracting as a next generation Non-volatile memory for replacing cache memory with low leakage energy, high integration and memory access performance similar to SRAM. However, there is problem of write operations as the other Non_volatile memory. Hybrid cache memory using SRAM and STT-RAM is attracting attention as a cache memory structure with lowe power consumption. Despite this, reducing the leakage energy consumption by the STT-RAM is still lacking access to the Dynamic energy. In this paper, we proposed as energy management method such as a way-selection approach for hybrid L2 cache fo SRAM and STT-RAM and memory selection method of write/read operation. According to the simulation results, the proposed hybrid cache memory reduced the average energy consumption by 40% on SPEC CPU 2006, compared with SRAM cache memory.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.45 no.5
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• pp.48-55
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• 2008

In this paper, we propose a hybrid fuzzy controller for high performance. Hybrid fuzzy controller are combined Fuzzy and PID controller. In tuning the controller, the parameters of PID and the factors fuzzy controllers were obtained from the model identification and by using genetic algorithms, respectively. Simulation examples demonstrated a better performance of the proposed controller than conventional ones.

• IEMEK Journal of Embedded Systems and Applications
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• v.5 no.1
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• pp.1-6
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• 2010

본 논문에서는 네트워크 온 칩(NoC: network on chip) 구조에서의 내부 데이터 통신의 성능을 최적화 할 수 있는 새로운 온 칩 네트워크 인터페이스 구조를 제안하였다. 제안하는 NoC 구조는 기본적으로 하드웨어 면적을 줄이기 위하여 XY 라우팅 알고리듬을 기반으로 구현되었으며, 전달되는 패킷의 크기 또는 플릿의 개수를 최소화하기 위하여 Golomb-Rice 인코딩/디코딩 알고리듬에 기반을 둔 하드웨어 압축기/해제기를 이용하여 통신되는 데이터의 양을 크게 줄임으로써 네트워크 지연시간을 최소화 할 수 있는 새로운 구조를 제안하였다. 즉 전송될 데이터는 전송자(sender)의 네트워크 인터페이스에서 내장된 하드웨어 인코더를 통해 압축된 형태로 패킷의 개수를 최소화하여 온 칩 네트워크상의 데이터를 업로드하게 된다. 이러한 압축된 데이터가 리시버(receiver)에 도착하면, 하드웨어 디코더를 통해서 원래의 데이터로 복원된다. 사이클 수준의 시뮬레이터를 통하여 제안된 라우터 구조가 온 칩 시스템의 네트워크 지연시간을 크게 줄일 수 있음을 증명하였다.

• Journal of the Microelectronics and Packaging Society
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• v.6 no.4
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• pp.9-14
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• 1999

In this paper, we proposed a simultaneous switching noise (SSN) reduction technique in multi-layer boards (MLB) for high-speed digital applications and analyzed it using the Finite Difference Time Domain (FDTD) method. The new structure using conductive dielectric substrates is effective for the reduction of SSN couplings and resonances. The uniform insertion of the conducive layer reduced the SSN coupling and resonance by 85% and the partial insertion only around the edges reduced by 55% respectively.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.4
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• pp.420-431
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• 1999

이 논문은 병렬 공유 메모리 시스템의 성능을 정확하게 평가할수 있으며 MIT의 Proteus 시뮬레이터의 기능을 확장한 시뮬레이터인 Trojan 에 대해 언급한다. 이 논문에서 언급되는 trojan 의 주요한 기능으로는 다음과 같다. 첫째, Trojan 은 프로세스 기반 응용 프로그램(예를 들어 SPLASH)과 쓰레드 기반 응용 프로그램들(예를 들어 SPLASH2) 에 대해 효율적 시뮬레이션을 제공한다. 둘째, 수행 구동 시뮬레이터 중에 처음으로 가상 메모리 시뮬레이션 기능이 구현되었다. 실제 운영체제의 가상 메모리 시스템과 하드웨어 시스템과의 상호작용 및 가상 메모리 시스템의 성능을 평가할수 있게 되었다. 기존의 공유 메모리 시뮬레이터들은 공유 메모리를 참조하기위해서 시뮬레이터 자체가 제공하는 문법에 맞게 변경해야만 하는 단점이 있다. 이 논문에서처럼 Trojan 시뮬레이터는 캐쉬동작, 네트웍통신양, 다주프로세서 시스템 설계,그리고 병렬 공유 응용 프로그램동작 및 성능 연구에 효율적이고 폭넓게 사용되고 있다.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.465-466
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• 2015

배터리 관리시스템(BMS;battery management system)의 중요 고려요소인 SOC(state-of-charge) 및 SOH(state-of-health)의 전기적 등가회로 모델 기반 고성능 추정의 전제 조건은 배터리 단자전압의 안정된 실험데이터 확보이다. 그러나, 예상치 않은 에러로 인해 배터리 단자전압에 노이즈 성분이 포함될 경우 SOC 및 SOH 추정알고리즘의 성능저하가 우려된다. 이를 위해, 본 논문은 이산 웨이블릿 변환(DWT;discrete wavelet transform)의 다해상도 분석(MRA;multi resolution analysis) 레벨에 따른 디노이징 최적 성능을 소개하고자 한다. 하드 임계화(hard-thresholding) 및 소프트 임계화(soft-thresholding) 기법에 따른 디노이징 성능 차이를 보이고, 각 임계화 기법 적용 시 디노이징 최적 성능을 보이는 레벨을 선택한다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.2024-2025
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• 2007

현재 사용 중인 홈 네트워크는 고성능 정보단말기를 이용해 서버를 통하여 외부로부터 기기들을 제어가 가능케 하고 있다. 이 점을 보완하기 위하여 전화선의 신호를 받아 기기를 구동시켜 서버를 통하지 않고 접속하는 방식의 시스템으로 각각의 설정부분을 음성으로써 설명을 해주어 편리성과 저비용으로 사용하며 Bluetooth를 이용한 무선 데이터 시스템 방식을 채용함으로 설치위치선정 및 복잡한 회로설계부분이 없어 설계 및 설치가 용이하다. 더불어 설정에 맞는 동작의 확인은 장착된 카메라로 체크하여 안전하고 간편하게 사용할 수 있는 효과를 얻었다.

• Proceedings of the KIEE Conference
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• 2001.10a
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• pp.128-130
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• 2001

고성능 영구자석의 보급이 활발해지면서 기존 유도 전동기와 같이 상용전원에서 구동이 가능하고 동기전동기의 특성을 갖는 고효율 유도기동성 영구자석 전동기에 대한 관심이 증가하고 있다. 이러한 유도기동성 영구자석 전동기는 회전자에 알루미늄 바와 영구자석이 설치되어 유도기의 원리로 기동이 되며 정상 속도에서는 동기 전동기의 특성을 갖게 된다. 이때 동기속도로 인입되는가의 여부를 판별하기 위한 기동 특성 해석은 매우 중요하다. 이러한 유도 기동성 영구자석 전동기의 기동시 특성을 해석하기 위해서는 종래의 유도 전동기의 과도 특성 해석 방법에 영구자석에 의한 영향을 고려해야 한다. 본 논문에서는 등가회로 해석 방법을 이용하여 유도 기동성 영구자석 전동기의 기동시의 특성을 살펴보고자 한다.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.30B no.11
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• pp.1-10
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• 1993

This paper proposes a High Performance Full-Swing BiCMOS (HiF-BiCMOS) circuit which improves on the conventional BiCMOS circuit. The HiF-BiCMOS circuit has all the merits of the conventional BiCMOS circuit and can realize full-swing logic operation. Especially, the speed of full-swing logic operation is much faster than that of conventional full-swing BiCMOS circuit. And the number of transistors added in the HiF-BiCMOS for full-swing logic operation is constant regardless of the number of logic gate inputs. The HiF-BiCMOS circui has high stability to variation of environment factors such as temperature. Also, it has a preamorphized Si layer was changed into the perfect crystal Si after the RTA. Remarkable scalability for power supply voltage according to the development of VLSI technology. The power dissipation of HiF-BiCMOS is very small and hardly increases about a large fanout. Though the Spice simulation, the validity of the proposed circuit design is proved.