• 한국정보과학회논문지:시스템및이론
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• 제31권12호
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• pp.716-725
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• 2004

고성능 PC 클러스터 시스템을 구축하기 위해서는 네트워크 접근 시간을 최소화하는 것이 중요하다. SCI 기반 PC 클러스터 시스템에서는 각 노드에 네트워크 캐쉬를 유지함으로써 네트워크 접근 시간을 줄이는 것이 가능하다. 본 논문에서는 공유 메모리를 PCI 버스상에 위치시킴으로써 네트워크 캐쉬지원을 가능하게 하였으며, 이에 기반한 Network Cache Coherenet NUMA(NCC-NUMA) 시스템을 제안하고, 핵심 모듈인 NCC-NUMA 카드를 개발하였다. NCC-NUMA 카드는 각 노드의 PCI 슬롯(slot)에 plug-in되는 형태이며, 공유메모리, 네트워크 캐쉬, 공유메모리 제어 모듈 및 네트워크 제어 모듈을 포함한다. 공유메모리와 네트워크 캐쉬 사이의 일관성은 IEEE SCI 표준에 의해 유지된다. NCC-NUMA 시스템의 성능 측정을 위해 SPLASH-2 벤치마크를 수행하였으며, NCC-NUMA 시스템이 네트워크 캐쉬를 활용하지 않는 NUMA 기반 클러스터 시스템에 비해서 최대 56%의 성능향상을 보임을 알 수 있었다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제21권7호
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• pp.470-475
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• 2015

오픈스택은 개발자가 IaaS(Infrastructure as a Service) 클라우드 플랫폼을 구축할 수 있게 하는 오픈소스 소프트웨어이다. 오픈스택은 서버, 네트워크, 스토리지 자원들을 가상화하고, 사용자들에게 이를 제공한다. 본 논문에서는 입출력 연산 시 서버와 스토리지 노드 간에 발생할 수 있는 병목현상을 해결하기 위해 고속 통신을 지원하는 인피니밴드 스토리지 네트워크를 적용한 오픈스택 클라우드 스토리지 시스템의 구조를 제안한다. 또한 모든 SSD들에 분산 RAID-60 구조를 적용하여 Nova의 가상머신에서 사용 가능한 All Flash Array 기반의 고성능 Cinder 스토리지 볼륨을 구현하며, 오픈스택에 적용한 인피니밴드 스토리지 네트워크가 고성능 스토리지 가상화에 적합함을 보인다.

• 한국콘텐츠학회논문지
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• 제6권2호
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• pp.162-168
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• 2006

본 논문에서는 최소 반복횟수를 갖고 잉여 수를 기반으로 하는 고성능 CORDIC 회로를 제안하였다. 최소 반복횟수는 계산미숙오차가 절단오차보다 작아지는 시점으로 결정하였다 최소 반복 횟수는 n이 입력 각도의 비트 수 일 때 n이 $n\geq16$이면 최소 반복 횟수는 n-4임을 알 수 있다. 이 CORDIC 회로는 잉여 수 시스템을 기반으로 변환 상수를 갖는 회로이다. 이 회로의 성능은 사인과 코사인을 계산하는데 {5 (n-4)+ 2[$log_{2}n$]}$\DeltaT$의 지연 시간을 갖는다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 춘계학술발표대회
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• pp.183-186
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• 2022

고성능 양자 컴퓨터가 개발될 것으로 기대됨에 따라 잠재적인 양자 컴퓨터의 공격으로부터 안전한 양자 후 보안 시스템을 구축하기 위한 연구들이 진행되고 있다. 대표적인 양자 알고리즘인 Grover 알고리즘이 대칭키 암호에 적용될 경우 보안 강도가 제곱근으로 감소되는 보안 훼손이 발생한다. NIST는 대칭키 암호에 대한 양자 후 보안 요구사항으로, 암호 알고리즘 공격에 요구되는 Grover 알고리즘 비용을 기준을 기준으로 양자 후 보안 강도를 추정하고 있다. 대칭키 암호를 공격하기 위한 Grover 알고리즘의 비용은 대상 암호화 알고리즘의 양자 회로 복잡도에 따라 결정된다. 본 논문에서는 NIST 경량암호 공모전 최종 후보에 오른 Sparkle 알고리즘의 양자 회로를 효율적으로 구현하고 Grover 알고리즘을 적용하기 위한 양자 비용에 대해 분석한다. 마지막으로, NIST 양자 후 보안 요구사항과 분석한 비용을 기반으로 경량암호 Sparkle에 대한 양자 후 보안 강도를 평가한다. 양자 회로 구현 및 비용 분석에는 양자 프로그래밍 툴인 ProjectQ가 사용되었다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.33-44
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• 2011

본 연구에서는 AMBA 3.0 AXI 프로토콜을 사용하여 고성능 및 저전력이 요구되는 MPSoC에 적합한 하이브리드 온-칩 버스구조를 설계하였다. AXI의 채널 중에서 트래픽이 많은 쓰기데이터 채널 및 읽기데이터 채널은 Crossbar 버스구조로 설계하여 고속 처리를 가능하게 하였다. 또한 MPSoC에서의 컴포넌트 추가에 따른 오버헤드(회로크기, 연결회선, 전력소모 등)를 줄이기 위해 트래픽이 적은 주소 채널과 쓰기 응답 채널은 Shared 버스구조로 공유하도록 설계하였다. 본 연구에서는 Hybrid 버스구조의 검증을 위해 Shared 버스구조 및 Crossbar 버스구조와 함께 시간, 공간, 파워 영역에서 각각 비교 실험하였다. $16{\times}16$ 버스 실험에서 Hybrid 버스구조는 Crossbar 버스구조와 비교해서 마스터의 대기시간은 약 9%, 전체 실행시간은 약 4%의 차이에 그쳐 비슷한 성능을 보여준다. 반면 오버헤드에서는 Crossbar 버스구조와 비교하여 회로 크기는 47%, 연결 회선 수는 52%, 동적 전력 소모는 66%의 감소 효과를 보인다. 따라서 본 연구에서 설계한 하이브리드 온-칩 버스구조는 Crossbar 버스 구조와 비교하여 고성능 및 저전력이 요구되는 MPSoC 인터커넥션에 매우 효과적임을 보이고 있다.

• 대한전자공학회논문지SD
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• 제38권12호
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• pp.44-55
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• 2001

MAC(Multiply and ACcumulate) 연산은 DSP와 멀티미디어 데이터 처리의 핵심이 되는 연산이다. 기존의 DSP 혹은 내장형 프로세서의 MAC 연산기들은 주로 3사이클의 latency를 가지며, 한번에 하나씩의 데이터를 처리하므로 성능에 한계를 보인다. 따라서 고성능의 범용 프로세서들은 SIMD(Single Instruction Multiple Data) 연산을 지원하는 MAC 연산기를 실행 유닛으로 내장하는 추세이다. 하지만 이러한 고성능의 연산기는 고성능 범용 프로세서의 특성상 다양한 동작 모드를 지원해야 하고 clock 주파수가 높아야 하므로 파이프라인 기법을 사용하고 이에 따른 컨트롤이 복잡하여 하드웨어 설계가 까다롭고 면적이 큰 문제가 있다. 본 논문에서는 내장형 프로세서에 적합한 64비트 폭을 갖는 SIMD MAC 연산기를 설계하였다. 한 사이클에 누적연산까지 모두 완료하도록 하여 파이프라인 제어의 필요성을 없앴고, 기존의 Booth 곱셈기 구조에 기반하여 약간의 회로 추가로 SIMD 연산이 가능하도록 하였다.

• 전자공학회논문지C
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• 제36C권6호
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• pp.37-43
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• 1999

고성능 VLSI 설계를 위한 pipeline 형태의 Reed-Solomon을 구현하였다. Shortened RS code의 경우에 있어서 기존의 parallel recursive cell 방식이나[1] 다중 클락 설계와 같은 접근과는 달리 작은 면적에서 단일 클락으로 동작할 수 있는 이중 수소(two-way addressing) 방식의 Euclid 계산을 제안하였다. 이러한 방식은 recursive cell을 병렬 처리하는 Euclid 계산 방식에 비해 면적이나 소비 전력에 있어 장점을 갖고 있음을 synthesis와 전력 모의실험을 통해 검증하였다. 본 설계는 면적상으로 parallerl recursive cell을 이용한 단일 클락euclid 회로가 약 5,000 gate임에 비하여 40% 정도 감소한 3,000 gate 정도에 구현할 수 있었다. 또한 전력 소비면으로는 기존의 recursive cell을 이용한 다중 클락 euclid 회로가 6mW 이상의 전력을 소비하는 반면에 본 설계는 3mW대의 전력 소비를 보여 현격한 차이를 보였다.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.47-55
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• 2005

본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.

• 전자공학회논문지SC
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• 제41권3호
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• pp.39-46
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• 2004

본 논문은 IPMSM 드라이브의 고성능 속도 제어를 위하여 퍼지제어와 신경회로망을 혼합 구성한 적응 FNN 제어기를 제시한다. 적응 FNN 제어기는 기준 모델에 기초한 적응 메카니즘을 적용하여 신경회로망의 고도의 적응제어와 퍼지제어기의 강인성 제어의 장점들을 접목한다. 적응 FNN 제어기의 출력은 FNN 제어기의 출력과 적응 퍼지제어의 출력을 합하여 출력을 얻는다. 적응 FNN 제어기는 다양한 동작조건에서 응답특성을 분석하고 평가한다. 제시한 적응 FNN 제어기의 타당성은 IPMSM 드라이브 시스템에 적용하여 성능 결과로 입증한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.2026-2028
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• 2002

본 논문에서는 실리콘 기판상의 전송선로 특성을 개선하기 위하여 표면 마이크로머시닝 기술을 이용하여 $10{\mu}m$ 두께의 다공질 실리콘 산화막으로 제조된 기판 위에 에어브리지를 가진 CPW 전송선로와 phase shifter를 제작하였다. 간격이 $30{\mu}m$, 신호선이 $80{\mu}m$인 CPW 에어브리지 전송선의 삽입손실은 4 GHz에서 -0.25 dB이며, 반사손실은 -28.9 dB를 나타내었다. CPW phase shifter의 크기는 S-W-$S_g$ = 100-30-400 ${\mu}m$로 설계되었다. "ㄷ" 모양을 가진 에어브리지의 폭은 $100{\mu}m$. 길이는 400-460-400 ${\mu}m$이다. 낮은 손실을 얻기 위한 Step된 에어브리지를 가진 phase shifter 구조가 step이 없는 에어브리지를 가진 구조보다 삽입손실이 보다 더 향상되었다. 제작된 CPW phase shifter의 위상특성은 28 GHz의 넓은 주파수 범위에서 $180^{\circ}E 의 천이를 타나내었다. 이상과 같은 결과로부터 두꺼운 다공질 실리콘은 고 저항 실리콘 집적회로 공정에서 고성능 저가의 마이크로파 및 밀리미터파 회로 응용에 충분히 활용 될 수 있으리라 기대된다.