• 대한전자공학회논문지SD
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• 제43권4호
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• pp.23-30
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• 2006

본 연구에서는 나노 스케일 MuGFET(Mutiple-Gate FETs)의 단채널 효과와 corner effect를 3차원 시뮬레이션을 통하여 분석하였다. 문턱전압 모델을 이용하여 게이트 숫자(Double-gate=2, Tri-gate=3, Pi-gate=3.14, Omega-gate=3.4, GAA=4)를 구하였으며 추출된 게이트 숫자를 이용하여 각각의 소자 구조에 맞는 natural length($\lambda$)값을 얻을 수 있었다. Natural length를 통하여 MuGFET의 단채널 효과를 피할 수 있는 최적의 소자 구조(실리콘 두께, 게이트 산화막의 두께 등)를 제시 하였다. 이러한 corner effect를 억제하기 위해서는 채널 불순물의 농도를 낮게 하고, 게이트 산화막의 두께를 얇게 하며, 코너 부분을 약 17%이상 라운딩을 해야 한다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.804-810
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• 2005

이 연구에서는 더블게이트 MOSFET(DGMOSFET)에 대한 해석학적 서브문턱스윙(Subthreshold swing; SS) 모델을 제시하였다. 이 모델에서는 기존에 사용되었던 근사모델보다 채널길이, 채널두께가 10nm정도로 매우 작을 때에 더 정확한 결과를 유도할 수 있다. 본 연구에서 제시한 모델의 타당성을 증명하기 위하여 계산결과를 Medici 시뮬레이션 결과와 비교하였으며 잘 일치함을 관찰하였다. 본 연구에서 제시한 모델을 사용하여 DGMOSFET 설계시 중요한 채널길이, 채널두께 그리고 게이트 산화막의 두께 등의 요소 변화에 대한 SS의 변화를 관찰하였다. 관찰 결과 제시한 모델은 나노급 DGMOSFET소자 설계시 유용한 자료를 공급 할 것이다. 각 요소중 채널길이와 채널두께의 비는 작을수록 SS값이 향상됨을 알 수 있었으며 특히 산화막 두께가 작을 때 SS값은 현저히 작아지는 것을 알 수 있었다. 또한 나노급 DGMOSFET소자 설계를 가능하게 하기 위하여 유전율이 큰 게이트 유전체 재료가 개발되어야 할 것이다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.917-925
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• 2016

슈미트 트리거 로직(Schmitt Trigger Logic)은 디지털 회로의 노이즈에 대한 내성을 향상시키기 위해 히스테리시스 특성을 보이는 게이트를 제안한 설계 방법이다. 슈미트 트리거 특성을 보이는 설계 방법 중 최근에 제안된 substrate bias를 조정하여 구현하는 Dynamic Threshold voltage MOS(DTMOS) 방법을 사용할 경우, 게이트 수를 늘이지 않고 내성을 향상 시킬 수 있는 설계방법이나, 범용 CMOS 공정에서 구현하여 시뮬레이션으로 예상하는 성능을 얻을 수 있는지는 검증되지 않았다. 본 연구에서는 $0.18{\mu}m$ CMOS 공정에서 DTMOS 설계 방법을 구현하여 히스테리시스 특성을 측정하여 검증하였다. DTMOS 슈미트 트리거 버퍼, 인버터, 낸드, 노어 게이트 및 간단한 디지털 로직 회로를 제작하였으며, 히스테리시스 특성, 전력 소모, 딜레이 등의 특성들을 관찰하고, 일반적인 CMOS 게이트로 구현된 회로와 비교하였다. 노이즈에 대한 내성이 향상되는 것을 Direct Power Injection(DPI) 실험을 통해 확인하였다. 본 논문을 통해 제작된 DTMOS 슈미트 트리거 로직은 10 M~1 GHz 영역에서 전자파 내성이 향상된 것을 확인할 수 있었다.

• 한국공간정보시스템학회 논문지
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• 제10권3호
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• pp.45-54
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• 2008

텔레매틱스 네트워크 구성을 위한 유용한 가이드라인과 정보를 제공하기 위하여 본 논문은 현재 운영되고 있는 택시 텔레매틱스 시스템으로부터 수집된 실제 이동이력 데이터를 바탕으로 하이브리드 텔레매틱스 네트워크에 있어서의 연결성 분석기를 설계하고 구현한다. 본 설계에 따라 구현된 분석기는 다양한 인자들을 고려한 시뮬레이션에 의해 1) 각각의 차량의 위치를 추적하고, 2) 차량의 타입, 즉, 게이트웨이 또는 일반 노드인지를 설정하며, 3) 특정시간에 한 노드가 모바일 게이트웨이에 연결 될 수 있는지 판단하고 4) 차량의 상태추적에 의해 연결의 단절 시간을 계산한다. 무선 전송거리와 게이트웨이 비율 등의 성능인자를 고려한 이 분석을 통해, 셀룰러 네트워크와 애드혹 네트워크가 결합된 하이브리드 네트워크에서 각 노드의 연결성과 연결 단절시간에 대한 사전분석을 시행할 수 있으며 이에 의해 효율적인 모바일 게이트웨이의 밀도와 버퍼 공간의 양을 결정할 수 있다.

• 한국시뮬레이션학회논문지
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• 제24권1호
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• pp.9-16
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• 2015

본 논문에서는 표준연동 아키텍처(HLA/RTI)기반 다해상도 연동이 가능한 시뮬레이션을 구성하여 공학급(QUEST), 교전급(SADM), 임무급(EADSIM)의 모델을 연동하였다. 공학급 모델은 전투실험 공학분석 시범체계에서 개발된 전투실험 통합개발환경(QUEST)을 이용하여 모델을 개발하였다. 교전급 모델은 SADM을 이용하여 개발하고 임무급 모델은 EADSIM을 이용하여 모델을 개발하였다. 여러 계층의 모델을 연동하기 위해 표준 연동 아키텍처 기반(HLA/RTI)으로 설계하고 구현하였다. 각기 다른 분산된 환경에서 수행되고 있는 시뮬레이션 프로그램들이 상호 연동을 위해 표준 연동 인터페이스 명세에 만족하는 연동 시뮬레이션을 설계하고 각 시뮬레이션 프로그램 간의 중계 역할을 담당하는 통합연동 게이트웨이를 개발하였다. 다해상도 연동 시뮬레이션을 통해 여러 계층 간의 모델을 연동하여 해양 무기체계 효과도 분석을 위한 모델충실도를 향상하고 운용자 필요에 따라 요구되는 전장 환경을 신속하게 구성할 수 있다. 또한 표준연동 아키텍처(HLA/RTI)를 기반으로 설계하게 된 다른 시뮬레이션 프로그램과도 쉽고 효율적으로 연동할 수 있다.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2989-2996
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• 1998

집적회로의 집적도가 높아지고 성능이 향상됨에 따라 회로의 지연고장에 대한 관심이 날로 높아지고 있다. 회로의 지연고장은 게이트 지연고장과 경로지연고장으로 분류할 수 있는데, 이 논문에서는 경로지연고장 시뮬레이션에 대한 두 가지 동적 메모리 사용 방법을 제안하였다. 첫 번째 방법은 고착고장에 대한 동시 고장 시뮬레이션과 유사한 방식이며, 두 번째 방법은 고장기술자의 값이 X일 때 이를 고장리스트에 삽입하지 않는 묵시적-X 방식이다. 제안된 두 방식 중 묵시적-X 방식이 동적 메모리 사용과 시뮬레이션 시간 측면에서 효율적이었다.

• 한국추진공학회지
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• 제23권1호
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• pp.101-107
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• 2019

고고도 장기체공 무인기의 추진 시스템에 다단 터보차저 가솔린 왕복기관 시스템의 적합성을 평가하기 위하여 성능 시뮬레이션을 진행하였다. Ricardo사의 1-D 엔진 시뮬레이션 WAVE를 사용하여 다단 터보차저를 포함한 엔진 시스템을 모델링하였다. 엔진 모델은 양산 2.4L 가솔린 4기통 엔진의 제원을 반영하였다. 터보차저 모델에는 상용 터보차저의 성능 맵을 적용하였다. 고도 60,000ft에서 엔진의 적정 흡기 압력을 확보하기 위해 3단 터보차저 및 인터쿨러를 구성하였다. 웨이스트 게이트는 하나로 구성하였다. 이를 통해 지상부터 고고도까지의 엔진 시스템 정상 상태 운전성을 평가하였다.

• ETRI Journal
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• 제9권1호
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• pp.118-124
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• 1987

Short channel n-MOSFET의 드레인-소오스 사이의 breakdown은 단순한 접합 breakdown이 아닌 avalanche-induced breakdown으로 p-MOSFET, long channel n-MOSFET의 breakdown 전압보다 훨씬 작은 값을 갖는다. Short channel n-MOSFET의 breakdown의 특징은 current-controlled 부저항 특성(snapback)이 나타나고, 게이트 전압에 따라 breakdown 전압보다 작은 sustainning 전압이 존재한다. 이와 같은 sustainning 전압은 short channel n-MOSFET의 안정한 동작에 또 하나의 제한 요소가 될 수 있다. 따라서 공정 및 회로 시뮬레이션을 위해, short channel n-MOSFET의 avalanche breakdown 현상에 대한 정확한 분석이 요구된다. Short channel n -MOSFET의 avalanche breakdown 현상을 분석하기 위해서Parasitic bipolar transistor를 도입한 분석적 모델을 이용하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1033-1036
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• 1998

본 논문은 FLEX 디코더에서 필요한 심볼 클럭을 생성하기 위한 심볼 동기 알고리즘을 제안하고, 제안한 알고리즘을 기본으로 한 심볼을 동기회로의 설계에 관한 것이다. 제안한 알고리즘은 조-만 게이트 동기 (ELGS:Early-Late Gate Synchronization)기법을 이용하고 있다. VHDL(VHSIC Hardware Description Language)로 설계된 심볼 동기회로는 Synopsys 툴을 이용하여 기능레벨의 시뮬레이션을 수행하였고, Altera MAX+plus II를 이용하여 타이밍 분석을 수행하였다. 실험 결과로부터 Source unit와 FLEX 디스코더와의 시스템 동기가 정확히 이루어짐을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.565-567
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• 2002

인터넷과 무선 이동통신 등이 보편화되면서 두 기술을 접목한 WAP (Wireless Application Protocol)[1]이 등장하였으며, 다수의 사용자 요구를 동시에 효율적으로 처리하면서 다양한 무선 단말기로부터 요청을 신속하게 처리할 수 있는 WAP 게이트웨이(gateway)에 대한 연구가 여러 연구 그룹에서 수행되고 있다. 본 논문에서는 Java의 기본적인 서비스인 멀티쓰레드를 이용하고, 컨테이너 유효 리소스의 효율적 관리를 위해 접속 풀링(connection pooling) 기능과 우선순위 큐를 적용하여 WTP (Wireless Transaction Protocol)[2]를 구현한다. 우선순위에 입각하여 구현된 트랜잭션 서비스를 시뮬레이션을 통하여 성능을 분석한다.