• 대한전자공학회논문지TC
• /
• 제42권2호
• /
• pp.61-74
• /
• 2005

디지털 멀티미디어 방송(DMB)은 대용량의 멀티미디어 정보를 무선환경의 이동체에 전송하기 위해 제안된 방식이다. 이러한 멀티미디어 서비스를 제공하기 위해 DM시스템은 COFDM 변조방식을 사용하여 다중 경로 페이딩 현상을 극복하고, 동시에 강력한 채널오류 정정 능력을 필요로 한다. DMB 수신기를 위한 비터비 디코더(구속장 7, code rate 1/4)는 가변 부호화된 데이터의 복호화를 수행해야 하고, 방송시스템이므로 실시간으로 동작하기 위해서 효율적인 구조를 가져야 한다. 따라서 DMB 시스템을 위한 비터비 디코더를 구현하기 위해서는 복호화 과정을 고속으로 수행할 수 있는 별도의 전용 하드웨어 모듈을 설계하는 것이 바람직하다. 본 논문에서는 많은 연산량을 효율적으로 줄일 수 있는 결합된 Add-Compare-Select(ACS)와 Path Metric Normalization(PMN)구조를 새롭게 제안하고자 한다. PMN구조에서의 단점인 comparison tree에 의한 임계 경로(critical path)의 문제를 고정치(fixed value)에 의한 선택 알고리즘을 적용함으로써 고속 동작이 가능하게 하였고, ACS구조에서는 분할 기법(decomposition method)과 선계산(pre-computation)을 이용하여 덧셈기, 비교기, 표준화기의 복잡도를 줄일 수 있도록 하였다. 시뮬레이션 결과 펑처드 비터비 디코더는 일반적인 구조를 적용했을 때 보다 면적 $3.78\%$, 전력소모 $12.22\%$, 최대 게이트 지연 $23.80\%$의 감소율을 보였다.

• 대한전자공학회논문지SP
• /
• 제47권5호
• /
• pp.153-164
• /
• 2010

프로그램은 실행파일 내의 각 명령어를 수행함으로써 전력을 소비한다. 소비 전력은 복잡도와 비례하기 때문에 프로그램의 복잡도를 측정함으로써 예측될 수 있다. 일반적으로 소프트웨어의 복잡도는 마이크로프로세서 시뮬레이터를 사용하여 측정한다. 그러나 시뮬레이터를 사용한 복잡도 측정방법은 하드웨어를 트랜지스터 레벨과 같은 낮은 레벨에서 모델링하기 때문에 수행시간이 오래 걸리고, 단순히 정량적 측정치만을 제공한다. 본 논문에서는 소프트웨어의 최상위 레벨인 프로그램의 소스코드를 분석하고, 복잡도 매트릭을 생성하여 프로그램 전체에 대한 복잡도를 수식화하여 표현하는 방법을 제안한다. 또한 복잡도 매트릭을 함수 단위로 생성함으로써 연산이 집중되는 모듈에 대한 세분화된 정보를 제공할 수 있다. 제안한 알고리즘의 성능분석은 게이트 레벨 마이크로프로세서 시뮬레이터인 SimpleScalar와의 비교를 통해서 수행하였다. 분석을 위해 사용된 소프트웨어는 최신 비디오코덱인 H.264/AVC에서 사용되는 $4{\times}4$ 정수변환, 화면 내 예측, 화면 간 예측 모듈이다. 각각의 소프트웨어에 대하여 정량적으로 측정된 성능 분석을 위하여 입력된 각 모듈에 대한 실행 명령어의 수를 비교하였으며, 정확도는 SimpleScalar를 통하여 측정된 시뮬레이션 결과 대비 약 11.6%, 9.6%, 3.5%의 오차를 보였다.

• 대한전자공학회논문지
• /
• 제26권1호
• /
• pp.48-61
• /
• 1989

본 논문에서는 게이트의 길이가 0.7${\mu}m$인 n형 GaAs MESFET를 2차원적으로 수치 해석하였으며, 이동도를 국부 전계의 함수로 취하는 드리프트 -확산 모델을 사용하였다. 이산화 방법으로는 종래에 사용되던 FDM(finite difference method), FEM(finite element method)을 사용치 아낳고 Control-Volume Formulation을 사용하였으며, numerical scheme으로는 기존의 hybrid scheme이나 upwind scheme 대신에 exponential scheme과 거의 근사한 power-law scheme을 사용하였다. 이때 드리프트 속도와 확산 속도의 비율을 나타내는 Peclet number의 개념을 사용하였으며, 이 개념을 사용하여 control volume의 경계에서 numerical scheme을 고려한 전류식을 제안하였다. 앞에서 고려한 모델들과 수치해석 방법을 사용하여 시뮬레이션한 I-V 특성은 기존 노문의 결과와 일치하였다. 따라서 본 논문의 결과가 GaAs MESFET를 위한 유용한 2차원 시뮬레이터가 될 수 있음을 확인하였다. 또한 I-V 특성외에 채널 밑바닥에서이 속도 및 전계 분포를 통해 드리프트-확산 모델을 고려한 경우에 발생하는 속도 포화의 메카니즘을 제시했고, Dipole의 발생위치 및 발생 원인과 드레인 전류와의 관계 등에 대해서도 제시했다.

• 대한전자공학회논문지SP
• /
• 제42권2호
• /
• pp.27-36
• /
• 2005

년 논문에서는 MPEG과 JPEG, H.26X 계열 등의 DCT-기반 영상/비디오 컨텐츠에 효과적인 암호화 방법을 제안하였고, 이를 최적화된 하드웨어로 구현하여 고속동작이 가능하도록 하였다. 영상/비디오의 압축, 복원 및 암호화로 인한 많은 연산량을 고려하여 영상의 중요한 정보(DC 및 DPCM계수)만을 암호화 대상 데이터로 선정하여 부분 암호화를 수행하였다. 그 결과 암호화에 소요되는 비용은 원 영상 전체를 암호화하는 비용이 감소하였다. 여기서 Nf는 GOP내의 프레임수이고 PI는 B와 P 프레임에 존재하는 인트라 매크로블록의 수이다. 암호화 알고리즘으로는 다중모드 AES, DES, 그리고 SEED를 선택적으로 사용할 수 있도록 하였다. 제안한 암호화 방법은 C++로 구현한 소프트웨어와 TM-5를 사용하여 약 1,000개의 영상을 대상으로 실험하였다 그 결과 부분 암호화된 영상으로부터 원 영상을 추측할 수 없어 암호화 효과가 충분함을 확인하였으며, 이 때 암호화에 의한 압축률 감소율은 $1.6\%$에 불과하였다. Verilog-HDL로 구현한 하드웨어 암호화 시스템은 하이닉스 $0.25{\mu}m$ CMOS 팬텀-셀 라이브러리를 사용하여 SynopsysTM의 디자인 컴파일러로 합성함으로써 게이트-수준 회로를 구하였다. 타이밍 시뮬레이션은 CadenceTM의 Verilog-XL을 이용해서 수행한 결과 100MHz 이상의 동자 주파수에서 안정적으로 동작함을 확인하였다. 따라서 제안된 암호화 방법 및 구현된 하드웨어는 현재 중요한 문제로 대두되고 있는 종단간(end-to-end) 보안에 대한 좋은 해결책으로 유용하게 사용될 수 있으리라 기대된다.

• 전자공학회논문지C
• /
• 제35C권11호
• /
• pp.21-30
• /
• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 대한전자공학회논문지SD
• /
• 제40권6호
• /
• pp.431-441
• /
• 2003

본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리의 문제점을 해결하기 위해 프로그램 메모리부와 데이터 메모리부를 분리하여 설계함으로써 인스트럭션을 페치 하는 도중에 시퀀스 명령을 실행할 수 있는 Harvard 구조로 설계하였다. 또한 마이크로프로세서의 명령어들을 시퀀스제어에 적합하도록 RISC형태의 32 비트 명령어로 고정하여 명령어의 디코딩 시간과 데이터 메모리의 인터페이스 시간을 줄였다. 특히 설계된 마이크로프로세서의 실시간 디버깅 기능을 구현하기 위해 싱글 스텝 런, 일정 프로그램 카운터 브레이크, 데이터 메모리와 일치시 정지 기능 등을 구현함으로써 구현된 프로세서의 디버깅을 쉽게 하였다. 또한, 시퀀스제어에 적합한 펄스명령, 스텝 콘트롤 명령, 마스터 콘트롤 명령 등과 같은 비트 조작 명령과, BIN형과 BCD형 산술명령, 배럴 쉬프트명령 등을 구현하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 자이링스(Xilinx)사의 V600EHQ240(60만 게이트)과 Foundation 4.2i를 사용하여 로직을 합성하였다. Foundation 합성툴 환경에서 시뮬레이션과 실험에서 성공적으로 수행되었다. 본 논문에서 구현된 시퀀스 제어용 마이크로프로세서의 우수성을 보이기 위해 시퀀스제어용 명령어를 많이 가지고 있는 Hitachi사의 마이크로프로세서인 H8S/2148과 성능을 비교하여 본 논문에서 설계된 시퀀스 제어용 프로세서가 우수함을 확인하였다.

• 전자공학회논문지
• /
• 제53권5호
• /
• pp.69-76
• /
• 2016

MCT (MOS Controlled Thyristor)의 전류 구동능력은 도통상태의 MCT를 턴-오프 시킬 수 있는 능력, 즉 off-FET의 성능에 의해 결정되고, MCT의 주된 응용분야인 펄스파워 분야에서는 턴-온 시의 피크전류($I_{peak}$)와 전류상승기울기(di/dt) 특성이 매우 중요하다. 이러한 요구사항을 만족시키기 위해서는 MCT의 on/off-FET 성능 조절이 중요하지만, 깊은 접합의 P-웰과 N-웰을 형성하기 위한 삼중 확산공정과 다수의 산화막 성장공정은 이온주입 불순물의 표면농도를 변화시키고 on/off-FET의 문턱전압($V_{th}$) 조절을 어렵게 한다. 본 논문에서는 on/off-FET의 $V_{th}$를 개선하기 위한 채널영역 문턱전압 이온주입에 대하여 시뮬레이션을 진행하고 이를 토대로 제작한 MCT의 전기적 특성을 비교 평가하였다. 그 결과 문턱전압 이온주입을 진행한 MCT의 경우(활성영역=$0.465mm^2$) $100A/cm^2$ 전류밀도에서의 전압손실($V_F$)은 1.25V, 800V의 어노드 전압에서 $I_{peak}$ 및 di/dt는 290A와 $5.8kA/{\mu}s$로 문턱전압 이온주입을 진행하지 않은 경우와 유사한 특성을 나타낸 반면, $100A/cm^2$의 구동전류에 대한 턴-오프 게이트전압은 -3.5V에서 -1.6V로 감소하여 MCT의 전류 구동능력을 향상시킴을 확인하였다.

• 전자공학회논문지
• /
• 제49권10호
• /
• pp.111-121
• /
• 2012

본 연구에서는 $0.5{\mu}m$ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage($V_{th}$) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다.

• 한국전자파학회논문지
• /
• 제19권1호
• /
• pp.15-22
• /
• 2008

본 논문에서는 전송 선로 이론을 기반으로 분산형 증폭기의 역방향 전류 성분을 수식적으로 분석하고, 역방향 전류 성분을 상쇄시켜 최소화하기 위한 최적의 전송 선로의 길이를 구하는 방법을 제시하였다. 기존의 설계방법에서는 역방향 전류 성분을 종단 부하를 통해 단순히 소모시키는 형태이므로 게이트와 드레인 전송 선로의 길이 결정 기준이 설계상에서 뚜렷하게 주어져 있지 않았지만, 제안하는 방법에서는 역방향 전류 성분들이 서로 상쇄가 일어나도록 하는 전송 선로의 길이를 결정하는 이론적 바탕을 제시함으로써 좀 더 체계적인 설계 방법을 제시하고 있다. 제안하는 이론의 검증을 위하여 회로 시뮬레이션을 수행하였고, pHEMT 트랜지스터를 이용하여 차단 주파수가 3.6 GHz인 최적 전송 선로를 이용한 분산형 증폭기를 제작하였다. 측정을 통해 얻은 결과로서 동작 주파수 범위 내에서 최대 이득은 14.5 dB, 최소 이득은 12.8 dB로 측정되었다. 또한, 제안하는 분산형 증폭기의 측정된 효율은 3 GHz에서 25.6 %로 기존의 일반적인 분산형 증폭기에 비해 약 7.6 % 개선되었다. 출력 전력은 일반적인 분산형 증폭기에 비해 약 1.7dB 개선된 10.9 dBm을 얻었다. 이러한 성능 개선은 역방향 전류의 상쇄로 인한 것으로 분석된다.

• 한국산학기술학회논문지
• /
• 제19권6호
• /
• pp.46-54
• /
• 2018

IoT는 다양한 디바이스들이 통신을 통해 사용자에게 서비스를 제공하는 환경이다. IoT의 특성으로 인해 데이터들은 이종간의 정보시스템에 분산되어 저장된다. 이러한 상황에서 IoT 엔드 애플리케이션은 데이터가 어디에 있는지 또는 스토리지의 형태가 어떠한지 알 수 없어도 데이터를 액세스할 수 있어야 한다. 이러한 메커니즘을 SD(Service Discovery)라고 한다. 그러나 현재까지의 SD 구조는 물리적 디바이스를 중심으로 탐색하기 때문에 몇 가지 문제점이 발생한다. 첫째, 물리적 위치에 따른 서비스 탐색으로 인해 반환시간이 증대된다. 둘째, 디바이스와 서비스를 따로 관리하는 데이터 구조가 요구된다. 이는 관리자의 서비스 구성복잡도를 증가시킨다. 이로 인해 디바이스 중심의 SD 구조는 실제 IoT에 적용하기에는 적합하지 않은 구조로 되어 있다. 이러한 문제점을 해결하기 위하여 본 논문에서는 NSSD(Name-based Service Centric Service Discovery)라는 SD 구조를 제안한다. NSSD는 이름 기반의 중앙집중형 SD를 제공하며 IoT 에지 게이트웨이를 캐싱 서버로 사용해 서비스 탐색속도를 향상시킨다. 기존의 DNS와 DHT 기반 DS 구조와의 시뮬레이션을 통해 NSSD가 평균 반환시간에 있어 약 2배 정도 향상된 성능을 제공함을 입증하였다.