• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.08a
• /
• pp.228-228
• /
• 2011

낮은 공정비용과 높은 집적도를 가지는 플래시 메모리 소자에 대한 휴대용기기에 응용가능성때문에 연구가 필요하다. 플래시 메모리 중에서도 질화막에 전하를 저장하는 전하 포획 플래시 메모리 소자는 기존의 부유 게이트 플래시 메모리 소자에 비해 공정의 단순하고 비례축소에 용이하며 인접 셀 간의 간섭에 강하다는 장점으로 많은 관심을 갖게 되었다. 소자의 크기가 작아짐에 따라 전하 포획 플래시 메모리 소자 역시 인접 셀 간의 간섭현상과 단채널 효과가 문제를 해결할 필요가 있다. 본 연구에서는 인접 셀 간의 간섭을 최소화 시키기 위하여 metal-oxide-nitride-oxide-silicon (MONOS) 플래시 메모리 소자에 bit-line 방향으로 금속 공간층을 삽입할 구조를 사용하였으며 금속 공간층의 깊이에 따른 전기적 성질을 비교하였다. 게이트 길이는 30 nm, 금속 공간층의 깊이를 채널 표면에서부터 4 nm~12 nm까지 변화하면서 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 전기적 특성을 계산하였다. 금속 공간층의 깊이가 채널표면에 가까워 질수록 fringing field가 증가하여 드레인 전류가 증가하였고, 금속 공간층의 전기적 차폐로 인해 인접 셀의 간섭현상도 감소하였다. 금속 공간층이 표면에 가까이 위치할수록 전하 저장층을 감싸는 면적이 증가하여 coupling ratio가 높아지기 때문에 subthreshold swing 특성이 향상되었으나, 금속 누설전류가 증가하였다.

• Journal of the Korea Institute of Information Security & Cryptology
• /
• v.26 no.3
• /
• pp.603-608
• /
• 2016

Encoding means converting or processing form or format of information into the other forms to standardize, secure, improve processing speed, store saving spaces and etc. Also, Encoding is converting the information so as to do transmit other form on the sender's information to the receiver in Information-Communication. The device that is conducting the processing is called the encoder. In this dissertation, proposes an encoder of the most basic 4-to-2 encoder. proposed encoder consists of two OR-gate and the proposed structure designs and optimize the spacing of the cell for the purpose of minimizing noise between wiring. Through QCADesigner conducts simulation of the proposed encoder and analyzes the results confirm the effectiveness.

• Proceedings of the KIPE Conference
• /
• 2018.07a
• /
• pp.48-50
• /
• 2018

본 논문은 광물 탐사용 25kW 양극성 펄스전원장치에 대해 기술한다. 고효율 LCC 공진형 컨버터와 풀 브리지 기반 바이폴라 펄스 스위칭부로 구성된 500V, 12.5A 단위 모듈을 설계한다. LCC 공진형 컨버터는 도전 손실을 줄이기 위해 사다리꼴 모양의 공진 전류를 갖도록 하고, 높은 전력 밀도를 달성하기 위해 변압기의 누설 인덕턴스를 공진 인덕턴스로 활용한다. 또한, 반복적인 짧은 펄스 기반으로 설계된 게이트 구동 회로는 DC에서 8kHz의 주파수 범위를 동작시키고 게이트 변압기의 사이즈를 줄이기 위해 제안된다. 개발된 양극성 펄스전원장치는 4개의 모듈이 직병렬로 결선되어 부하 조건에 따라 Grounded dipole mode (2kV, 12.5A) 또는 Loop mode (500V, 50A)로 동작한다. 네 모듈의 출력 전압 밸런싱을 충족시키기 위해 LCC 공진형 컨버터의 변압기에 보상권선이 감긴다. 본 논문에서는 양극성 펄스전원 장치의 상세설계에 대해 기술하고, 시뮬레이션 및 실험 결과를 통해 이를 검증한다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.23 no.8
• /
• pp.1941-1951
• /
• 1998

In this paper, hardware circuit that performs functions of IEEE 802.11 wireless LAN frequency hopping PLCP protocol is designed using 0.8 um CMOS cmn8a technology of the COMPASS. Transmission rate of the designed hardware is 1Mbps. The designed circuit have about 6300 gates and $2.5{\times}2.5mm^2$ area. In order to verify the circuit, two PLCP circuits are interconnected and frames are transmitted from one PLCP circuit to the other PLCP circuit. As a results of the simulation, we conclude that the designed PLCP circuit works well as the IEEE 802.11 standard specification.

• Journal of IKEEE
• /
• v.21 no.3
• /
• pp.280-283
• /
• 2017

HEVC (high efficiency video coding) exploits CABAC (context-based adaptive binary arithmetic coding) for entropy coding, where a context model estimates the probability for each syntax element. In this paper, a context modeler was designed and implemented for CABAC decoding. lookup table was used to reduce computation and to increase speed. 12 simulations for HEVC standard test sequences and encoder configurations were performed, and the context modeler was verified to perform correction operations. The designed context modeler was synthesized in 0.18um technology. Maximum frequency, maximum throughput, and gate count are 200 MHz, 200 Mbin/s, and 29,268 gates, respectively.

• Journal of the Institute of Electronics and Information Engineers
• /
• v.52 no.4
• /
• pp.88-95
• /
• 2015

This paper presents a new analysis of RF negative resistance (RFNR) circuits, known as a negative resistance generator. For accurate equation analysis of RFNR, this study examined the effects of the gate resistance and the source parasitic capacitance of the transistor. In addition, the input admittance of the conventional equation was calculated by looking into the source-terminal of the transistor, whereas that of the proposed equation was calculated by examining the gate-terminal of the transistor. The proposed equation analysis is more accurate than that of the conventional analysis, especially for higher frequency range. This paper verify the accuracy of the proposed analysis at high frequency range using the simulation.

• Journal of the Institute of Electronics and Information Engineers
• /
• v.52 no.4
• /
• pp.49-55
• /
• 2015

The inaccuracy of the bias-dependent gate-drain overlap capacitance $C_{gdo}$ simulation in original BSIM4 and BSIM4 macro model using a diode is analyzed in detail. It is found that the accuracy of the macro model is better than of the BSIM4. However, the macro model cannot be used in the linear region. In order to remove the inaccuracy of the conventional models, a new BSIM4 macro model with a physical bias-dependent $C_{gdo}$ equation is proposed and its accuracy is validated in the full bias range.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.08a
• /
• pp.348-348
• /
• 2012

휴대용 저장매체에서부터 solid state disk와 같은 고속 시스템 저장 매체 까지 플래시 메모리의 활용도가 급속도로 커지고 있다. 이에 플래시 메모리에 대한 연구 또한 활발히 진행 되고 있다. 현재 다결정 실리콘을 전하 주입 층으로 사용하는 기존의 플래시 메모리는 20 nm 급 까지 비례 축소되어 활용되고 있다. 하지만 20 nm 이하 크기의 소자에서는 과도한 누설전류와 구동전압의 불안정, 큰 간섭현상으로 인한 성능저하와 같은 많은 문제점에 봉착해 있다. 이를 해결하기 위해 FinFET, Vertical 3-dimensional memory, MRAM (Magnetoresistive Random Access Memory), PRAM(Phase-change Memory)과 같은 차세대 메모리 소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 차세대 메모리 구조로 주목 받고 있는 FinFET 구조를 가진 플래시 메모리에서 fin 의 채널영역의 도핑 농도 변화에 의한 20 nm 이하의 게이트 크기를 가지는 소자의 전기적 특성과 프로그램 특성을 3차원 시뮬레이션을 통해 계산하였다. 본 연구에서는 FinFET 구조를 가진 플래시 메모리의 채널이 형성되는 fin의 윗부분도핑농도의 변화에 의한 전기적 특성과 프로그램 특성을 계산하였다. 본 계산에 사용된 구조는 게이트의 크기, 핀의 두께와 높이는 18, 15 그리고 28 nm이다. 기판은 Boron으로 $1{\times}10^{18}cm^{-3}$ 농도로 도핑 하였으며, 소스와 드레인, 다결정 실리콘 게이트는 $1{\times}10^{20}cm^{-3}$ 농도로 Phosphorus로 도핑 하였다. 채널이 형성되는 fin의 윗부분의 도핑농도를 $1{\times}10^{18}cm^{-3}$ 에서 $1{\times}5^{19}cm^{-3}$ 까지 변화 시키면서 각 농도에 대한 프로그램 특성과 전기적 특성을 계산하였다. 전류-전압 곡선과 전자주입 층에 주입되는 전하의 양을 통해 특성을 확인하였고 각 구조에서의 채널과 전자 주입 층의 전자의 농도, 전기장, 전기적 위치 에너지와 공핍 영역의 분포를 통해 분석하였다. 채널의 도핑농도 변화로 인한 fin 영역의 공핍 영역의 분포 변화로 인해 전기적 특성과 프로그램 특성이 변화함을 확인하였다.

• The Journal of the Korea institute of electronic communication sciences
• /
• v.9 no.4
• /
• pp.447-454
• /
• 2014

Recently most of functional synthesis methods for quantum circuit realization have a tendency to adopt the declarative functional expression more suitable for computer algorithms, so it's difficult to analysis synthesized quantum functions. This paper presents a new functional representation of quantum circuits compatible with simple architecture and intuitive thinking. The proposal of this paper is a new functional synthesis development by using the control functions as the power of corresponding to affine-controlled quantum gates based on the mathematical substitution of serial-product matrix operation over the target line for the arithmetic and modulo-2 ones between power functions of unitary operators. The functional synthesis algorithm proposed in this paper is useful for the functional expressions and synthesis using both of reversible and irreversible affine-controlled NCV-quantum gates.

• The Journal of the Korea institute of electronic communication sciences
• /
• v.9 no.7
• /
• pp.761-766
• /
• 2014

This study performs the analytical investigation of the oscillation voltages at the tanks of the series tuned varactor incorporating balanced common-drain, and common-gate Colpitts VCO which are able to work even at the sub-1V power supply voltages. The results the investigation predicts is verified by the simulation on the circuit behaviors of the two VCOs. The analytical investigation finds that the series tuned varactor incorporating balanced common-gate VCO generates greater oscillation voltage at the tank than the series tuned varactor incorporating balanced common-drain VCO does, which in turn is more suitable for generating the low phase noise oscillation signal from the sub-1V supply voltage than the series tuned varactor incorporating balanced common-drain VCO.