• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.11
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• pp.2621-2626
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• 2013

This paper has presented the potential distribution for asymmetric double gate(DG) MOSFET, and sloved Poisson equation to obtain the analytical solution of potential distribution. The symmetric DGMOSFET where both the front and the back gates are tied together is three terminal device and has the same current controllability for front and back gates. Meanwhile the asymmetric DGMOSFET is four terminal device and can separately determine current controllability for front and back gates. To approximate with experimental values, we have used the Gaussian function as doping distribution in Poisson equation. The potential distribution has been observed for gate bias voltage and gate oxide thickness and channel doping concentration of the asymmetric DGMOSFET. As a results, we know potential distribution is greatly changed for gate bias voltage and gate oxide thickness, especially for gate to increase gate oxide thickness. Also the potential distribution for source is changed greater than one of drain with increasing of channel doping concentration.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.691-694
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• 2013

This paper has presented the potential distribution for asymmetric double gate(DG) MOSFET, and sloved Poisson equation to obtain the analytical solution of potential distribution. The symmetric DGMOSFET where both the front and the back gates are tied together is three terminal device and has the same current controllability for front and back gates. Meanwhile the asymmetric DGMOSFET is four terminal device and can separately determine current controllability for front and back gates. To approximate with experimental values, we have used the Gaussian function as charge distribution in Poisson equation. The potential distribution has been observed for gate bias voltage and gate oxide thickness and channel doping concentration of the asymmetric DGMOSFET. As a results, we know potential distribution is greatly changed for gate bias voltage and gate oxide thickness, especially for gate to increase gate oxide thickness. Also the potential distribution for source is changed greater than one of drain with increasing of channel doping concentration.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.6
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• pp.1422-1428
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• 2014

This paper has analyzed threshold voltage roll-off for bottom gate voltages of asymmetric double gate(DG) MOSFET. Since the asymmetric DGMOSFET is four terminal device to be able to separately bias for top and bottom gates, the bottom gate voltage influences on threshold voltage. It is, therefore, investigated how the threshold voltage roll-off known as short channel effects is reduced with bottom gate voltage. In the pursuit of this purpose, off-current model is presented in the subthreshold region, and the threshold voltage roll-off is observed for channel length and thickness with a parameter of bottom gate voltage as threshold voltage is defined by top gate voltage that off-currnt is $10^{-7}A/{\mu}m$ per channel width. As a result to observe the threshold voltage roll-off for bottom gate voltage using this model, we know the bottom gate voltage greatly influences on threshold voltage roll-off voltages, especially in the region of short channel length and thickness.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.9
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• pp.1538-1544
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• 2006

This paper proposes a non-systolic parallel $AB^2+C$ Computing unit based on irreducible AOP order m of $GF(2^m)$. Proposed circuit have only AND gates and EX-OR gates, composes of cyclic shift operation, multiplication operation power operation power-sum operation and addition operation using a merry irreducible AOP. Suggested operating a method have an advantage high speed data processing, low power and integration because of only needs AND gates and EX-OR gates. $AB^2+C$ computing unit has delay-time of $T_A+(1+[log^m_2])T_X$.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.301.1-301.1
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• 2014

모바일 전자기기 시장의 큰 증가세로 인해 플래시 메모리 소자에 대한 수요가 급격히 증가하고 있다. 특히, 저 전력 및 고집적 대용량 플래시 메모리의 필요성이 커짐에 따라 플래시 메모리 소자의 비례축소에 대한 연구가 활발히 진행되고 있다. 하지만 10 nm 이하의 게이트 크기를 가지는 플래시 메모리 소자에서 각 셀 간의 간섭에 의한 성능저하가 심각한 문제가 되고 있다. 본 연구에서는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하를 관찰하고 메커니즘을 분석하였다. 4개의 소자가 배열된 낸드플래시 메모리의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 인접 셀의 프로그램 상태에 따른 측정 셀의 읽기 동작과 쓰기 동작시의 전류-전압 특성을 게이트 크기가 10 nm 부터 30 nm까지 비교하여 동작 메커니즘을 분석하였다. 게이트의 크기가 감소함에 따라 플로팅 게이트에 주입되는 전하의 양은 감소하는데 반해 프로그램 전후의 문턱전압 차는 커진다. 플래시 메모리의 게이트 크기가 줄어듦에 따라 플로팅 게이트의 공핍영역이 차지하는 비율이 커지면서 프로그램 동작 시 주입되는 전하의 양이 급격히 줄어든다. 게이트의 크기가 작아짐에 따라 인접 셀 과의 거리가 좁아지게 되고 이에 따라 프로그램 된 셀의 플로팅 게이트의 전하가 측정 셀의 플로팅 게이트의 공핍영역을 증가시켜 프로그램 특성을 나쁘게 한다. 이 연구 결과는 10 nm 이하의 낸드 플래시 메모리 소자에서 인접한 셀 간의 간섭으로 인해 발생하는 전기적 특성의 성능 저하와 동작 메커니즘을 이해하고 인접 셀의 간섭을 최소로 하는 소자 제작에 많은 도움이 될 것이다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2018.07a
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• pp.193-194
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• 2018

본 논문에서는 IIoT(Industrial IoT) 환경에서 사용되는 수 천 개 이상의 센서 데이터를 효율적으로 처리하기 위하여 분산 게이트웨이 시스템을 제안한다. 이 시스템은 대량의 센서에서 측정되는 데이터를 단일 게이트웨이 단위로 처리할 때 늘어나는 작업부하와 처리 시간 지연, 신뢰성 및 정확성 저하를 해결하기 위하여 복수의 게이트웨이 간 연계를 통해 대량의 센서에서 측정되는 데이터를 실시간 처리가 가능한 게이트웨이로 지연시간 없이 균등 할당함으로써 작업부하의 완화와 처리 시간의 가속화, 신뢰성 및 정확성 확보를 이루어낼 수 있다. 본 논문에서는 단일 게이트웨이 시스템과 분산 게이트웨이 시스템의 비교를 통해 수천 개 이상의 센서에서 측정되는 데이터 처리 시간의 차이를 확인함으로써 IIoT 환경에서 분산 게이트웨이의 활용도 면에서 우수함을 보인다.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2009.06a
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• pp.192-193
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• 2009

세계 항만환경은 초대형 컨테이너선의 등장이후, 허브 & 스포크(Hub & Spoke)의 형태로 급속히 변화하고 있다. 이에 해외 선진항만들은 중심항만으로서 자리매김하기 위해 자동화 컨테이너터미널을 구축하는 등 생산성 향상을 위한 노력을 하고 있으나, 국내의 경우 자동화 컨테이너터미널에 관한 연구, 그중 자동화 게이트시스템에 대한 연구는 상대적으로 미흡한 실정이다. 본 연구에서는 자동화 게이트시스템을 구축 시, 최적 기술 대안을 선정하기 위해 국내 외 게이트 운영현황과 관련 기술들의 분석함으로써 자동화 게이트시스템 구축 시 필요한 기술을 도출하다. 그 결과를 컨테이너터미널 운영사의 기술 담당자들을 대상으로 현재 게이트시스템의 만족도와 문제점 그리고 향후 게이트시스템 구축 시 사용하고자 하는 기술과 기대효과를 찾고자 하였다. 하지만 1차 설문결과 내용만으로는 어떤 요소 기술이 사용자가 요구하는 기대효과를 만족시킬 수 있는 최적 기술 대안인지 제시하기 힘들었다. 이를 보완하기 위한 방법으로 정성적인 주관적 평가요소를 객관화하여 각 평가기준에서 나타나는 적용상의 한계를 해결할 수 있는 방법인 AHP 기법을 활용하였으며, 최종적으로 생산성 보안성, 경제성 3가지 평가 기준을 고려하여 최적 기술 대안을 선정한 결과 RFID가 최적의 기술대안으로 평가되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.242.2-242.2
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• 2013

최근 산화물 반도체 박막 트랜지스터의 신뢰성(reliability) 평가에 대한 연구가 활발히 이루어지고 있다. 신뢰성 평가하는 한 방법으로 게이트에 바이어스를 지속적으로 인가하여 소자의 문턱 전압의 변화를 통해 안정성(stability)를 확인한다. 전압을 지속적으로 인가하게 되면 소자를 열화시켜 전기적 특성이 약화된다. 본 연구에선 ITZO 박막 트랜지스터의 신뢰성 평가를 위해 게이트 절연막($SiO_2$, $SiN_x$)에 따른 ITZO 소자를 제작 및 게이트 바이어스 스트레스 후 전기적 특성을 비교, 분석하였다. 제작된 소자의 게이트에 전압을 +15V로 7200초 동안 인가하였다. 스트레스 후 게이트 절연막이 $SiO_2$, $SiN_x$인 ITZO 산화물 박막 트랜지스터 모두 positive 방향으로 이동하였고, 그 결과 문턱 전압, 이동도, 아문턱 기울기의 변화가 발생하였다. $SiO_2$의 경우 아문턱 기울기의 변화가 거의 없이 문턱 전압의 변화만을 보였고, 이는 단순히 ITZO층과 게이트 절연막 계면에 전자가 포획되거나 혹은 게이트 절연막 내에 전자가 주입이 되었기 때문이다. 반면에 $SiN_x$의 경우 ITZO층과 게이트 절연막 계면에 추가적인 결함(defect)이 생성되었기 때문에 $SiO_2$보다 더 많은 전자를 포획하여 아문턱 기울기와 문턱 전압의 변화가 컸다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1518-1521
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• 2010

현재 모바일 환경에서 다양한 자료 동기화 프로토콜 및 솔루션이 개발되었지만 이들 간의 상호호환성은 보장되고 있지 않은 실정이어서 관리의 어려움이 따르고 있다. 이에 본 연구팀은 통합된 자료 동기화 서버를 운용하기 위한 방안으로 서로 다른 자료 동기화 프로토콜 기반의 동기화 메시지 또는 자료를 통일된 형식으로 변환하기 위한 스탠드 얼론 (Stand alone) 자료 동기화 게이트웨이와 임베디드 자료 동기화 게이트웨이를 개발하였다. 하지만 두 게이트웨이는 규모의 확장성 (Scalability)과 자료 변환 성능 측면에서 상반된 장단점을 가지므로 두 게이트웨이의 성능을 비교/분석하여 전체 자료 동기화 시스템의 특성에 따라 상대적으로 효율적인 게이트웨이를 선택 운용하여야 할 필요성이 발생하였다. 게이트웨이 시스템의 특성상 성능 평가를 위해서는 다수의 모바일 단말기를 운용하여야 한다는 어려움이 있으므로 본 논문에서는 성능 분석을 위한 시뮬레이션 모델을 설계하였다. 시뮬레이션 모델을 통해 전체 단말기의 수와 동기화 요청 빈도에 따른 두 게이트웨이의 성능의 팔꿈치 지점을 파악할 수 있을 것이며, 이를 통해 각 자료 동기화 시스템 별 적합한 게이트웨이를 선택 운용하는데 도움이 될 것이다. 또한 병목현상이 발생하는 팔꿈치 지점을 개선함으로써, 전체 자료 동기화 시스템의 성능 향상에도 기여할 수 있을 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.12
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• pp.2892-2898
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• 2015

We propose a new Double-Independent-Gate Ambipolar Silicon-Nanowire Field Effect Transistor(DIG Ambi-SiNWFET). The proposed transistor has two types of gate such as polarity gate and control gate. The polarity gate determines the operation that the gate bias controls NMOSFET or PMOSFET. The voltage of control gate controls the current characteristic of the transistor. We investigated systematically work functions of the two gates and source/drain to operate ambipolar current-voltage characteristics using 2D device simulator. When the work functions of polarity gate, control gate and source/drain are 4.75eV, 4.5eV, and 4.8eV, respectively, it showed the obvious ambipolar characteristics.