• Annual Conference on Human and Language Technology
• /
• 2006.10e
• /
• pp.125-132
• /
• 2006

한국어의 자연어처리 및 정보검색분야에서 자동 띄어쓰기는 매우 중요한 문제이다. 신문기사에서조차 잘못된 띄어쓰기를 발견할 수 있을 정도로 띄어쓰기가 어려운 경우가 많다. 본 논문에서는 자기 조직화 n-gram모델을 이용해 자동 띄어쓰기의 정확도를 높이는 방법을 제안한다. 본 논문에서 제안하는 방법은 문맥의 길이를 바꿀 수 있는 가변길이 n-gram모델을 기본으로 하여 모델이 자동으로 문맥의 길이를 결정하도록 한 것으로, 일반적인 n-gram모델에 비해 더욱 높은 성능을 얻을 수 있다. 자기조직화 n-gram모델은 최적의 문맥의 길이를 찾기 위해 문맥의 길이를 늘였을 때 나타나는 확률분포와 문맥의 길이를 늘이지 않았을 태의 확률분포를 비교하여 그 차이가 크다면 문맥의 길이를 늘이고, 그렇지 않다면 문맥의 길이를 자동으로 줄인다. 즉, 더 많은 정보가 필요한 경우는 데이터의 차원을 높여 정확도를 올리며, 이로 인해 증가된 계산량은 필요 없는 데이터의 양을 줄임으로써 줄일 수 있다. 본 논문에서는 실험을 통해 n-gram모델의 자기 조직화 구조가 기본적인 모델보다 성능이 뛰어나다는 것을 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.5 no.2
• /
• pp.257-262
• /
• 2001

A new WDM-based protocol for scheduling a variable-length message is proposed in this paper Two control channels, reservation slot and control slot, are used to coordinate transmission and diminish the collisions of packet to minimize the across delay. When an idle control slot is available, control packet is transmitted on that slot and message is transferred. And the node continues to transmit its control packet through the corresponding slot every cycle, until the message is completely transmitted. If any control slot is not available, the node schedules the transmission time of message in earliest available time using reservation slots. The proposed scheduling algorithm shows better performance and lower access delay.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2002.04a
• /
• pp.257-260
• /
• 2002

히스토그램을 이용한 장면 전환 검출 기법은 순차적으로 접근하여 모든 프레임의 히스토그램을 구하고 각 히스토그램의 차를 이용하여 장면 전환 지정을 검출한다. 그러나, 이 방법은 장면 전환이 비교적 적게 일어나는 동영상 데이터에는 비효율적이므로 고정된 간격으로 프레임을 생략하거나, 가중치를 조절하여 가변적으로 프레임을 생략하는 히스토그램 비교법이 개발되어 왔다. 본 논문에서는 교육용 비디오를 위한 개선된 가변길이 프레임 생략법을 제안할 것이다. 이를 위해서 여러 가지 가중치를 사용하여 실험을 통한 좋은 가중치를 제시하고자 한다.

• 한국HCI학회:학술대회논문집
• /
• 2006.02a
• /
• pp.406-412
• /
• 2006

정보통신 기술의 발달로 근래에는 인터넷 방송 서비스가 활성화되었으며 누구든 자유롭게 방송을 제작하거나 청취할 수 있다. 이러한 인터넷 방송을 이용하기 위해서는 PC 를 이용하는 방법이 일반적이지만 오디오 서비스만을 이용할 경우 불편하다. 본 논문에서는 낮은 사양의 시스템에서 인터넷 방송을 청취하기 위한 하드웨어와 소프트웨어 설계 기법 그리고 효율적인 버퍼링 방법을 제안하였다. 제안된 시스템은 8 비트 마이크로 컨트롤러, 32KB 의 메모리, Hardwired TCP/IP Stack 그리고 Hardwired MP3 디코더를 이용하여 설계하였으며 각 작업간의 스케쥴링을 위하여 타이머 인터럽트를 이용하였다. 16KB의 메모리로 몇 가지 버퍼링 기법을 제안했다. 폴링 방식은 가장 보편적인 방법으로 데이터를 전송받는 작업과 음악을 재생하는 작업이 순차적으로 이루어진다. 이 방법은 데이터 전송과 음악 재생을 동시에 할 수 없기 때문에 타이머 인터럽트를 이용한 버퍼링 모델이 사용된다. 두 번째로 메모리를 두개의 블록으로 나누어 한 블록에는 데이터를 저장하고 다른 한 블록에는 데이터를 내보내는 '더블 버퍼링'을 제안했다. 세 번째는 메모리 블록을 여러 단계로 나눈'n-Queue 버퍼링' 기법을 제안했다. 마지막으로 네트워크 상황에 따라서 블록의 개수를 유동적으로 조절하는 '가변 길이 n-Queue 버퍼링' 기법을 제안했다. 이 방법은 네트워크 상황에 따라 메모리의 크기를 유동적으로 할당하기 때문에 메모리 사용률이 높아지는 장점이 있다. 본 논문에서 제안하는 시스템은 운영체제를 사용하지 않았기 때문에 TV 나 오디오 등 다른 시스템에 이식이 용이하므로 다양한 기기에 적용이 가능하다.

• Journal of Aerospace System Engineering
• /
• v.18 no.4
• /
• pp.89-95
• /
• 2024

This paper introduces an effective and convenient method for utilizing onboard memory space to process remote commands, telemetry, and interplanetary network protocol data in satellite onboard systems. By enhancing the doubly linked list data structure to store and make accessible variable-length communication protocol data either sequentially or at variable locations, the paper enhances memory capacity utilization. The concept of 'grape' is introduced into the doubly linked list data structure to manage variable-length data and its access, with performance verification conducted through its reference implementation. This novel approach to linked lists is termed 'grape.'

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.48 no.11
• /
• pp.57-62
• /
• 2011

In this paper, an efficient architecture for MFVLD(Multi-Format Variable Length Decoder) which can process H.264, MPEG-2, MPEG-4, AVS, VC-1 bitstream is proposed. The proposed MF-VLD is designed to be adapted to the MPSOC (Multi-processor System on Chip) architecture, uses bit-plane algorithm for the processing of inverse quantized data to reduce the width of AHB bus. External SDRAM is used to minimize the internal memory size. In this architecture, the adding or removing each variable length decoder can be easily done by using multiplexor. The designed MF-VLD can be operated in 200MHz at 0.18um process. The gate size is 657K gate and internal memory size is 27Kbyte.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.27 no.9C
• /
• pp.861-870
• /
• 2002

In this paper, with targeting on the drawback of RSA of operation speed, a new 1024-bit RSA cryptosystem has been proposed and implemented in hardware to increase the operational speed and perform the variable-length encryption. The proposed cryptosystem mainly consists of the modular exponentiation part and the modular multiplication part. For the modular exponentiation, the RL-binary method, which performs squaring and modular multiplying in parallel, was improved, and then applied. And 4-stage CSA structure and radix-4 booth algorithm were applied to enhance the variable-length operation and reduce the number of partial product in modular multiplication arithmetic. The proposed RSA cryptosystem which can calculate at most 1024 bits at a tittle was mapped into the integrated circuit using the Hynix Phantom Cell Library for Hynix 0.35㎛ 2-Poly 4-Metal CMOS process. Also, the result of software implementation, which had been programmed prior to the hardware research, has been used to verify the operation of the hardware system. The size of the result from the hardware implementation was about 190k gate count and the operational clock frequency was 150㎒. By considering a variable-length of modulus number, the baud rate of the proposed scheme is one and half times faster than the previous works. Therefore, the proposed high speed variable-length RSA cryptosystem should be able to be used in various information security system which requires high speed operation.

• The Journal of the Acoustical Society of Korea
• /
• v.41 no.3
• /
• pp.319-325
• /
• 2022

The variation of utterance lengths is a representative factor that can degrade the performance of speaker verification systems. To handle this issue, previous studies had attempted to extract speaker features from various branches or to use convolution layers with different receptive fields. Combining the advantages of the previous two approaches for variable-length input, this paper proposes integrated receptive field diversification that extracts speaker features through more diverse receptive field. The proposed method processes the input features by convolutional layers with different receptive fields at multiple time-axis branches, and extracts speaker embedding by dynamically aggregating the processed features according to the lengths of input utterances. The deep neural networks in this study were trained on the VoxCeleb2 dataset and tested on the VoxCeleb1 evaluation dataset that divided into 1 s, 2 s, 5 s, and full-length. Experimental results demonstrated that the proposed method reduces the equal error rate by 19.7 % compared to the baseline.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.45 no.11
• /
• pp.71-76
• /
• 2008

H.264(or MPEG-4/AVC pt.10) is a high performance video coding standard, and is widely used. Variable length code (VLC) of the H.264 standard compresses data using the statistical distribution of values. A decoder parses the compressed bit stream and searches decoded values in lookup tables, and the decoding process is not easy to implement by hardware. We propose an architecture of variable length decoder(VLD) for the H.264 baseline profile(BP) L4. The CAVLD decodes syntax elements using the combination of arithmetic units and lookup tables for the optimized hardware architecture. A barral shifter and a first 1's detector parse NAL bit stream, and are shared by Exp-Golomb decoder and CAVLD. A FIFO memory between CAVLD and the reorder unit and a buffer at the output of the reorder unit eliminate the bottleneck of data stream. The proposed VLD is designed using Verilog-HDL and is implemented using an FPGA. The synthesis result using a 0.18um standard CMOS technology shows that the gate count is 22,604 and the decoder can process HD($1920{\times}1080$) video at 120MHz.

• Proceedings of the Korean Institute of Intelligent Systems Conference
• /
• 2004.10a
• /
• pp.85-89
• /
• 2004

최근 몇 년 동안 사람들의 고유한 생리적인 특징을 이용한 생체 인식은 새로운 학문으로서 연구 및 개발이 활발하게 진행되고 있다. Hand-Geometry는 생체 인식의 확인 그리고 취득의 편리 때문에 식별 그리고 확인을 위하여 사용되고 있다. 그러므로, 본 논문은 이러한 특징을 가지는 손의 기하학적인 Hand-Geometry 인식 시스템을 제안하고자 한다. 해부학적인 관점에서, 인간의 손은 길이, 폭, 두께, 기하학적인 모양, 손바닥의 모양, 그리고 손가락들의 기하학적인 모양까지 특성으로 나타내어 질 수 있다. 그러나 특징 데이터 가운데 사용자의 Hand-GeoMetry의 특징에 따라 길이 데이터가 변하는 것을 실험적으로 발견하였다. 따라서 이와 같은 가변적인 길이 데이터를 안정화시키기 위하여 본 논문에서는 길이 데이터의 기준점을 손톱 아래 점으로 정하고, GA를 적용하여 보다 안정된 특징점을 추출하였다. 본 논문에서 제안한 Hand-Geometry 인식 시스템은 성인 20명의 개인에 대해 100개의 측정 데이터에 기인한 확인 결과를 제시한다. 인식 과정은 320$\times$240의 이미지로 실험하였고 인식 과정의 결과는 95 %의 적중률과 0.020의 FAR로 나타났다.