• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.174-174
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• 2008

Non-volatile memories using ferroelectric-gate field-effect transistors (Fe-FETs) with a metal/ferroelectric/semiconductor gate stack (MFS-FETs) make non-destructive read operation possible. In addition, they also have features such as high switching speed, non-volatility, radiation tolerance, and high density. However, the interface reaction between ferroelectric materials and Si substrates, i.e. generation of mobile ions and short retention, make it difficult to obtain a good ferroelectric/Si interface in an MFS-FET's gate. To overcome these difficulties, Fe-FETs with a metal/ferroelectric/insulator/semiconductor gate stack (MFIS-FETs) have been proposed, where insulator as a buffer layer is inserted between ferroelectric materials and Si substrates. We prepared $SrBi_2Ta_2O_9$ (SBT) film as a ferroelectric layer and $LaZrO_x$ (LZO) film as a buffer layer on p-type (100) silicon wafer for making the MFIS-FET devices. For definition of source and drain region, phosphosilicate glass (PSG) thin film was used as a doping source of phosphorus (P). Ultimately, the n-channel ferroelectric-gate FET using the SBT/LZO/Si Structure is fabricated. To examine the ferroelectric effect of the fabricated Fe-FETs, drain current ($I_d$) versus gate voltage ($V_g$) characteristics in logarithmic scale was measured. Also, drain current ($I_d$) versus drain voltage ($V_d$) characteristics of the fabricated SBT/LZO/Si MFIS-FETs was measured according to the gate voltage variation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1999년도 춘계학술대회 논문집
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• pp.469-472
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• 1999

CeO$_2$ thin films have used in wide applications such as SOI, buffer layer, antirflection coating, and gate dielectric layer. CeO$_2$takes one of the cubic system of fluorite structure and shows similar lattice constant (a=0.541nm) to silicon (a=0.543nm). We investigated CeO$_2$films as buffer layer material for nonvolatile memory device application of a single transistor. Aiming at the single transistor FRAM device with a gate region configuration of PZT/CeO$_2$ /P-Si , this paper focused on CeO$_2$-Si interface properties. CeO$_2$ films were grown on P-type Si(100) substrates by 13.56MHz RF magnetron sputtering system using a 2 inch Ce metal target. To characterize the CeO$_2$ films, we employed an XRD, AFM, C-V, and I-V for structural, surface morphological, and electrical property investigations, respectively. This paper demonstrates the best lattice mismatch as low as 0.2 % and average surface roughness down to 6.8 $\AA$. MIS structure of CeO$_2$ shows that breakdown electric field of 1.2 MV/cm, dielectric constant around 13.6 at growth temperature of 200 $^{\circ}C$, and interface state densities as low as 1.84$\times$10$^{11}$ cm $^{-1}$ eV$^{-1}$ . We probes the material properties of CeO$_2$ films for a buffer layer of FRAM applications.

• 한국산업보건학회지
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• 제31권2호
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• pp.111-118
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• 2021

Objectives: The necessity of samples for analysis requested by working environment monitoring institutes (WMIs) has grown recently. The collection of samples of a few chemical substances requested by WMIs is allowed under the current occupational safety and health act in Korea, leading to an expansion of samples for analysis requested by institutes (SRIs). The objective of this study was to identify the number of institutes for analyzing requested samples (IARS), SRIs, and their participation in a non-mandatory proficiency test. Methods: Questionnaires were completed by all WMIs. The collected information was quantity of analysis equipment, sorting of chemicals from SRIs, and the number of SRIs. This was compared in terms of the participation in the non-mandatory proficiency test. Results: All WMIs in Korea responded to the survey, establishing a 100% response rate. There were 52 (29%) IARS among the 179 WMIs in Korea. The total number of samples of acid for ion chromatograph (IC) analysis requested by WMIs was 21,165, which is the most. Even the number of IARS for crystalline silicon oxide was less than other top-five IARS. The total amount of samples was 13,863, which was the second most. The calculated participation score for IARS was significantly higher than other WMIs (p<0.001). According to participation in the non-mandatory proficiency test by type of substance, such as crystalline silicon oxide and formaldehyde among IARS, the number of SRIs from those IARS was significantly higher than IARS that did not participate in the proficiency test (p<0.05). Conclusions: IARS had a high frequency of participation in the non-mandatory proficiency test and the number of SRIs at IARS participating in the proficiency test was higher among IARS. With the revision of the occupational health and safety act in Korea, the number of IARS participating in the non-mandatory proficiency test might increase.

• 한국산학기술학회논문지
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• 제11권2호
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• pp.409-413
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• 2010

실리콘 기판에 GaN 에피성장을 확인하기 위해, P형 Si(100) 기판 전면에 버퍼층으로 10 nm 두께의 코발트실리사이드를 형성시켰다. 형성된 코발트실리사이드 층을 HF로 크리닝하고, PA-MBE (plasma assisted-molecular beam epitaxy)를 써서 저온에서 500 nm의 GaN를 성막하였다. 완성된 GaN은 광학현미경, 주사탐침현미경, TEM, HR-XRD를 활용하여 특성을 확인하였다. HF 크리닝을 하지 않은 경우에는 GaN 에피택시 성장이 진행되지 않았다. HF 크리닝을 실시한 경우에는 실리사이드 표면의 국부적인 에칭에 의해 GaN성장이 유리하여 모두 GaN $4\;{\mu}m$ 정도의 두께를 가진 에피택시 성장이 진행되었다. XRD로 GaN의 <0002> 방향의 결정성 (crsytallinity)을 $\omega$-scan으로 판단한 결과 Si(100) 기판의 경우 2.7도를 보여 기존의 사파이어 기판 정도로 우수할 가능성이 있었다. 나노급 코발트실리사이드를 버퍼로 채용하여 GaN의 에피성장이 가능할 수 있었다.

• 한국산학기술학회논문지
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• 제20권3호
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• pp.29-34
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• 2019

SiC는 큰 에너지 밴드 갭을 갖고, 불순물 도핑에 의해 p형 및 n형 전도의 제어가 용이해서 고온용 전자부품 소재로 활용이 가능한 재료이다. 특히 $N_2$ 분위기, $2000^{\circ}C$에서 ${\beta}-SiC$ 분말로부터 제조한 다공질 n형 SiC 반도체의 경우, $800{\sim}1000^{\circ}C$에서의 도전율 값이 단결정 SiC와 비교해서 비슷하거나 오히려 높은 값을 나타내었으며, 반면에 열전도율은 치밀한 SiC 세라믹스와 비교시 1/10~1/30 정도로 낮은 값을 나타내었다. 본 연구에서는 소결온도를 낮추기 위해 n형 ${\beta}-SiC$에 함침 시킨 polycarbosilane (PCS)의 열분해에 의한 반응소결 공정 ($1400{\sim}1600^{\circ}C$)으로 다공질 소결체를 제작하였다. 함침 및 소결공정($N_2$ 분위기, $1600^{\circ}C$, 3시간)을 반복함에 따라 상대밀도는 크게 증가하지 않았지만 Seebeck 계수 및 도전율은 크게 증가하였다. 본 연구에서의 열전변환 효율을 반영하는 power factor는 고온에서 상압소결 공정으로 제작한 다공질 SiC 반도체에 비해 1/100~1/10 정도 작게 나타났지만, 미세구조 및 캐리어 밀도를 정밀하게 제어하면, 본 연구에서의 반응소결 공정으로 제작한 SiC 반도체의 열전물성은 크게 향상될 것으로 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.258-258
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• 2016

최근 디스플레이 산업의 발전에 따라 고성능 디스플레이가 요구되며, 디스플레이의 백플레인 (backplane) TFT (thin film transistor) 구동속도를 증가시키기 위한 연구가 활발히 진행되고 있다. 트랜지스터의 구동속도를 증가시키기 위해 높은 이동도는 중요한 요소 중 하나이다. 그러나, 기존 백플레인 TFT에 주로 사용된 amorphous silicon (a-Si)은 대면적화가 용이하며 가격이 저렴하지만, 이동도가 낮다는 (< $1cm2/V{\cdot}s$) 단점이 있다. 따라서 전기적 특성이 우수한 산화물 반도체가 기존의 a-Si의 대체 물질로써 각광받고 있다. 산화물 반도체는 비정질 상태임에도 불구하고 a-Si에 비해 이동도 (> $10cm2/V{\cdot}s$)가 높고, 가시광 영역에서 투명하며 저온에서 공정이 가능하다는 장점이 있다. 하지만, 차세대 디스플레이 백플레인에서는 더 높은 이동도 (> $30cm2/V{\cdot}s$)를 가지는 TFT가 요구된다. 따라서, 본 연구에서는 차세대 디스플레이에서 요구되는 높은 이동도를 갖는 TFT를 제작하기 위하여, amorphous In-Ga-Zn-O (a-IGZO) 채널하부에 화학적으로 안정하고 전도성이 뛰어난 SnO2 채널을 얇게 형성하여 TFT를 제작하였다. 표준 RCA 세정을 통하여 p-type Si 기판을 세정한 후, 열산화 공정을 거쳐서 두께 100 nm의 SiO2 게이트 절연막을 형성하였다. 본 연구에서 제안된 적층된 채널을 형성하기 위하여 5 nm 두계의 SnO2 층을 RF 스퍼터를 이용하여 증착하였으며, 순차적으로 a-IGZO 층을 65 nm의 두께로 증착하였다. 그 후, 소스/드레인 영역은 e-beam evaporator를 이용하여 Ti와 Al을 각각 5 nm와 120 nm의 두께로 증착하였다. 후속 열처리는 퍼니스로 N2 분위기에서 $600^{\circ}C$의 온도로 30 분 동안 실시하였다. 제작된 소자에 대하여 TFT의 전달 및 출력 특성을 비교한 결과, SnO2 층을 형성한 TFT에서 더 뛰어난 전달 및 출력 특성을 나타내었으며 이동도는 $8.7cm2/V{\cdot}s$에서 $70cm2/V{\cdot}s$로 크게 향상되는 것을 확인하였다. 결과적으로, 채널층 하부에 SnO2 층을 형성하는 방법은 추후 높은 이동도를 요구하는 디스플레이 백플레인 TFT 제작에 적용이 가능할 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.208.2-208.2
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• 2015

최근 산화물 반도체에 대한 연구가 활발하게 이루어지고 있다. 비정질 산화물 반도체인 In-Ga-Zn-O(IGZO)는 기존의 비정질 실리콘에 비해 공정 단가가 낮으며 넓은 밴드 갭으로 인한 투명성을 가지고 있고, 저온 공정이 가능하여 다양한 기판에 적용이 가능하다. 반도체의 공정 과정에서 열처리는 소자의 특성 개선을 위해 필요하다. 일반적인 열처리 방법으로 furnace 열처리 방식이 주로 이용된다. 그러나 furnace 열처리는 시간이 오래 걸리며 일반적으로 고온에서 이루어지기 때문에 최근 연구되고 있는 유리나 플라스틱, 종이 기판을 이용한 소자의 경우 기판이 손상을 받는 단점이 있다. 이러한 단점들을 극복하기 위하여 저온 공정인 마이크로웨이브를 이용한 열처리 방식이 제안되었다. 마이크로웨이브 열처리 기술은 소자에 에너지를 직접적으로 전달하기 때문에 기존의 다른 열처리 방식들과 비교하여 에너지 전달 효율이 높다. 또한 짧은 공정 시간으로 공정 단가를 절감하고 대량생산이 가능한 장점을 가지고 있으며, 저온의 열처리로 기판의 손상이 없기 때문에 기판의 종류에 국한되지 않은 공정이 가능할 수 있을 것으로 기대된다. 따라서 본 연구에서는 마이크로웨이브 열처리가 소자의 전기적 특성 개선에 미치는 영향을 확인하였다. 제작된 IGZO 박막 트렌지스터는 p-type bulk silicon 위에 thermal SiO2 산화막이 100 nm 형성된 기판을 사용하였다. RCA 클리닝을 진행한 후 RF sputter를 사용하여 In-Ga-Zn-O (1:1:1) 을 70 nm 증착하였다. 이후에 Photo-lithography 공정을 통하여 active 영역을 형성하였고, 전기적 특성 평가가 용이한 junctionless 트랜지스터 구조로 제작하였다. 후속 열처리 방식으로 마이크로웨이브 열처리를 1000 W에서 2분간 실시하였다. 그리고 기존 열처리 방식과의 비교를 위해 furnace를 이용하여 N2 가스 분위기에서 $600^{\circ}C$의 온도로 30분 동안 열처리를 실시하였다. 그 결과, 마이크로웨이브 열처리를 한 소자의 경우 기존의 furnace 열처리 소자와 비교하여 우수한 전기적 특성을 나타내는 것을 확인하였다. 따라서 마이크로웨이브를 이용한 열처리 공정은 향후 저온 공정을 요구하는 소자 공정에 활용될 수 있을 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.210.1-210.1
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• 2015

최근 산화물 반도체에 대한 연구가 활발하게 이루어지고 있다. 비정질 산화물 반도체인 In-Ga-Zn-O (IGZO)는 기존의 비정질 실리콘에 비해 공정 단가가 낮으며 넓은 밴드 갭으로 인한 투명성을 가지고 있고, 저온 공정이 가능하여 다양한 기판에 적용이 가능하다. 반도체의 공정 과정에서 열처리는 소자의 특성 개선을 위해 필요하다. 일반적인 열처리 방법으로 furnace 열처리 방식이 주로 이용된다. 그러나 furnace 열처리는 시간이 오래 걸리며 일반적으로 고온에서 이루어지기 때문에 최근 연구되고 있는 유리나 플라스틱, 종이 기판을 이용한 소자의 경우 기판이 손상을 받는 단점이 있다. 이러한 단점들을 극복하기 위하여 저온 공정인 마이크로웨이브를 이용한 열처리 방식이 제안되었다. 마이크로웨이브 열처리 기술은 소자에 에너지를 직접적으로 전달하기 때문에 기존의 다른 열처리 방식들과 비교하여 에너지 전달 효율이 높다. 또한 짧은 공정 시간으로 공정 단가를 절감하고 대량생산이 가능한 장점을 가지고 있으며, 저온의 열처리로 기판의 손상이 없기 때문에 기판의 종류에 국한되지 않은 공정이 가능할 수 있을 것으로 기대된다. 따라서 본 연구에서는 마이크로웨이브 열처리가 소자의 전기적 특성 개선에 미치는 영향을 확인하였다. 제작된 IGZO 박막트렌지스터는 p-type bulk silicon 위에 thermal SiO2 산화막이 100 nm 형성된 기판을 사용하였다. RCA 클리닝을 진행한 후 RF sputter를 사용하여 In-Ga-Zn-O (1:1:1)을 70 nm 증착하였다. 이후에 Photo-lithography 공정을 통하여 active 영역을 형성하였고, 전기적 특성 평가가 용이한 junctionless 트랜지스터 구조로 제작하였다. 후속 열처리 방식으로 마이크로웨이브 열처리를 1000 W에서 2분간 실시하였다. 그리고 기존 열처리 방식과의 비교를 위해 furnace를 이용하여 N2 가스 분위기에서 $600^{\circ}C$의 온도로 30분 동안 열처리를 실시하였다. 그 결과, 마이크로웨이브 열처리를 한 소자의 경우 기존의 furnace 열처리 소자와 비교하여 우수한 전기적 특성을 나타내는 것을 확인하였다. 따라서, 마이크로웨이브를 이용한 열처리 공정은 향후 저온 공정을 요구하는 소자 공정에 활용될 수 있을 것으로 기대된다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2005년도 춘계학술대회 논문집
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• pp.1507-1510
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• 2005

This study was carried out as a part of the research on the development of a maskless and electroless process for fabricating metal micro/nanostructures by using a nanoindenter and an electroless deposition technique. $2-\mu{m}-deep$ indentation tests on Ni and Cu samples were performed. The elastic recovery of the Ni and Cu was 9.30% and 9.53% of the maximum penetration depth, respectively. The hardness and the elastic modulus were 1.56 GPa and 120 GPa for Ni and 1.49 GPa and 100 GPa for Cu. The effect of single-point diamond machining conditions such as the Berkovich tip orientation (0, 45, and $90^{\circ}$) and the normal load (0.1, 0.3, 0.5, 1, 3, and 5 mN), on both the deformation behavior and the morphology of cutting traces (such as width and depth) was investigated by constant-load scratch tests. The tip orientation had a significant influence on the coefficient of friction, which varied from 0.52-0.66 for Ni and from 0.46-0.61 for Cu. The crisscross-pattern sample showed that the tip orientation strongly affects the surface quality of the machined area during scratching. A selective deposition of Cu at the pit-like defect on a p-type Si(111) surface was also investigated. Preferential deposition of the Cu occurred at the surface defect sites of silicon wafers, indicating that those defect sites act as active sites for the deposition reaction. The shape of the Cu-deposited area was almost the same as that of the residual stress field.

• Journal of Power Electronics
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• 제15권6호
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• pp.1673-1681
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• 2015

A low dropout (LDO) regulator with a wide-bandwidth is proposed in this paper. The regulator features a Human Body Model (HBM) 8kV-class high robustness ElectroStatic Discharge (ESD) protection circuit, and two error amplifiers (one with low gain and wide bandwidth, and the other with high gain and narrow bandwidth). The dual error amplifiers are located within the feedback loop of the LDO regulator, and they selectively amplify the signal according to its ripples. The proposed LDO regulator is more efficient in its regulation process because of its selective amplification according to frequency and bandwidth. Furthermore, the proposed regulator has the same gain as a conventional LDO at 62 dB with a 130 kHz-wide bandwidth, which is approximately 3.5 times that of a conventional LDO. The proposed device presents a fast response with improved load and line regulation characteristics. In addition, to prevent an increase in the area of the circuit, a body-driven fabrication technique was used for the error amplifier and the pass transistor. The proposed LDO regulator has an input voltage range of 2.5 V to 4.5 V, and it provides a load current of 100 mA in an output voltage range of 1.2 V to 4.1 V. In addition, to prevent damage in the Integrated Circuit (IC) as a result of static electricity, the reliability of IC was improved by embedding a self-produced 8 kV-class (Chip level) ESD protection circuit of a P-substrate-Triggered Silicon Controlled Rectifier (PTSCR) type with high robustness characteristics.