We studied the fabrication of polycrystalline silicon (pc-Si) films as seed layers for application of pc-Si thin film solar cells, in which amorphous silicon (a-Si) films in a structure of glass/Al/$Al_2O_3$/a-Si are crystallized by the aluminum-induced layer exchange (ALILE) process. The properties of pc-Si films formed by the ALILE process are strongly determined by the oxide layer as well as the various process parameters like annealing temperature, time, etc. In this study, the effects of the oxide film thickness on the crystallization of a-Si in the ALILE process, where the thickness of $Al_2O_3$ layer was varied from 4 to 50 nm. For preparation of the experimental film structure, aluminum (~300 nm thickness) and a-Si (~300 nm thickness) layers were deposited using DC sputtering and PECVD method, respectively, and $Al_2O_3$ layer with the various thicknesses by RF sputtering. The crystallization of a-Si was then carried out by the thermal annealing process using a furnace with the in-situ microscope. The characteristics of the produced pc-Si films were analyzed by optical microscope (OM), scanning electron microscope (SEM), Raman spectrometer, and X-ray diffractometer (XRD). As results, the crystallinity was exponentially decayed with the increase of $Al_2O_3$ thickness and the grain size showed the similar tendency. The maximum pc-Si grain size fabricated by ALILE process was about $45{\mu}m$ at the $Al_2O_3$ layer thickness of 4 nm. The preferential crystal orientation was <111> and more dominant with the thinner $Al_2O_3$ layer. In summary, we obtained a pc-Si film not only with ${\sim}45{\mu}m$ grain size but also with the crystallinity of about 75% at 4 nm $Al_2O_3$ layer thickness by ALILE process with the structure of a glass/Al/$Al_2O_3$/a-Si.
Nano-multilayered CrAlSiN films consisting of crystalline CrN nanolayers and amorphous AlSiN nanolayers were deposited by cathodic arc plasma deposition. Their oxidation characteristics were studied between 600 and $1000^{\circ}C$ for up to 70 h in air. During their oxidation, the amorphous AlSiN nanolayers crystallized. The formed oxides consisted primarily of $Cr_2O_3$, ${\alpha}-Al_2O_3$, $SiO_2$. The outer $Al_2O_3$ layer formed by outward diffusion of Al ions. Simultaneously, an inner ($Al_2O_3$, $Cr_2O_3$)-mixed layer formed by the inward diffusion of oxygen ions. $SiO_2$ was present mainly in the lower part of the oxide layer due to its immobility. The CrAlSiN films displayed good oxidation resistance, owing to the formation of oxide crystallites of $Cr_2O_3$, ${\alpha}-Al_2O_3$, and amorphous $SiO_2$.
PbO 완충층의 역할을 확인하기 위해, r.f. magnetron sputtering법을 이용하여 p-type (100) Si 기판 위에 $Pt/Pb_{1.1}Zr_{0.53}Ti_{0.47}O_{3}$와 PbO target으로 Pt/PZT/PbO/Si의 MFIS 구조를 제조하였다. MFIS 구조에 완충층으로 PbO를 삽입함으로써 PZT 박막의 결정성이 크게 향상되었고, 박막의 공정온도도 상당히 낮출 수 있었다. 그리고 XPS depth profile 분석 결과, PbO 증착시 기판온도가 PbO와 Si의 계면에서 Pb의 확산에 미치는 영향을 확인하였다. PbO 완충층을 삽입한 MFIS는 높은 메모리 윈도우와 낮은 누설전류 밀도를 가지는 추수한 전기적 특성을 나타내었다. 특히, 기판온도 $300^{\circ}C$에서 증착된 PbO를 삽입한 Pt/PZT(200nm, $400^{\circ}C)PbO(80nm)/Si$는 9V의 인가전압에서 2.OV의 가장 높은 메모리 윈도우 값을 나타내었다.
The device scale of flash memory was confronted with quantum mechanical limitation. The next generation memory device will be required a break-through for the device scaling problem. Especially, graphene is one of important materials to overcome scaling and operation problem for the memory device, because ofthe high carrier mobility, the mechanicalflexibility, the one atomic layer thick and versatile chemistry. We demonstrate the hybrid memory consisted with the metal-oxide quantum dots and the mono-layered graphene which was transferred to $SiO_2$ (5 nm)/Si substrate. The 5-nm thick secondary $SiO_2$ layer was deposited on the mono-layered graphene by using ultra-high vacuum sputtering system which base pressure is about $1{\times}10^{-10}$ Torr. The $In_2O_3$ quantum dots were distributed on the secondary $SiO_2$2 layer after chemical reaction between deposited In layer and polyamic acid layer through soft baking at $125^{\circ}C$ for 30 min and curing process at $400^{\circ}C$ for 1 hr by using the furnace in $N_2$ ambient. The memory devices with the $In_2O_3$ quantum dots on graphene monolayer between $SiO_2$ thin films have demonstrated and evaluated for the application of next generation nonvolatile memory device. We will discuss the electrical properties to understating memory effect related with quantum mechanical transport between the $In_2O_3$ quantum dots and the Fermi level of graphene layer.
2wt% Al2O3와 10wt% Al2O3를 첨가하여 2000℃와 2050℃에서 가압소결된 SiC를 37 mol% NaCl과 63 mol% Na2SO4 Salt에 의해 60분까지 hot corrosion을 시켰다. 부식은 SiC표면에 형성된 SiO2층이 Na2O 이온에 의한 basic dissolution에 이해 일어남이 관찰되었고 10wt%의 Al2O3가 함유된 시편은 입계에 Al2O3를 함유한 입계상의 존재로 2wt% Al2O3가 함유된 시편보다 낮은 corrosion rate를 나타냈다. SiC와 산화물층 사이에서 gas bubble의 형성이 관찰되었고 이 gas bubble이 산화물층을 심하게 파괴하기 전까지 corrosion rate은 linear하게 변했다. 부식 양상은 개기공과 입계에서 pitting corrosion에 의해 시작되었다.
최근 MOS 소자들이 게이트 산화막을 Mono-layer가 아닌 Multi-Layer을 사용하는 추세이다. Bulk와 High-k물질간의 Dangling Bond를 줄이기 위해 Passivation 층을 만드는 것을 예로 들 수 있다. 이러한 Double Layer의 쓰임이 많아지면서 계면에서의 Interface State Density의 영향도 커지게 되면서 이를 측정하는 방법에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 $SiO_2$ Double Layer의 Interface State Density를 Conductance Method를 사용하여 구하는 연구를 진행하였다. Wet Oxidation과 Chemical Vapor Deposition (CVD) 공정을 이용하여 $SiO_2$ Double-layer로 증착한 후 Aluminium을 전극으로 하는 MOS-Cap 구조를 만들었다. 마지막 공정은 $450^{\circ}C$에서 30분 동안 Forming-Gas Annealing (FGA) 공정을 진행하였다. LCR meter를 이용하여 high frequency C-V를 측정한 후 North Carolina State University California Virtual Campus (NCSU CVC) 프로그램을 이용하여 Flatband Voltage를 구한 후에 Conductance Method를 측정하여 Dit를 측정하였다. 본 연구 결과 Double layer (Wet/CVD $SiO_2$)에 대해서 Conductance Method를 방법을 이용하여 Dit를 측정하는 것이 유효하다는 것을 확인 할 수 있었다. 본 실험은 앞으로 많이 쓰이고 측정될 Double layer (Wet/CVD $SiO_2$)에 대한 Interface State Density의 측정과 분석에 대한 방향을 제시하는데 도움이 될 것이라 판단된다.
본 연구에서는 박막 증착시 발생되는 $\gamma$-전자와 같은 고에너지 입자들의 막 충돌에 의한 손상이 적은 대향타겟식 스퍼터링 장치를 이용하여 $SiO_2$/Si 기판강에 ZnO 박막을 제작하였으며, 막의 결정성에 악 영향을 미치는 초기 성장층을 제어 할 수 있는 ZnO buffer-layer를 도입하여 박막의 결정학적 특성을 알아보았다. 제작된 박막의 결정성 및 c-축 우선배향성은 XRD를 사용하여 측정하였다. 측정 결과 ZnO buffer layer의 두께 10, 20 nm와 가스압력 1 mTorr일 때 ZnO 박막의 결정성이 가장 우수함을 알 수 있었다.
본연구에서는 금속타겟을 이용한 반응성 스퍼터링법을 이용하여 PZT 박막의 전극 및 계면 특성의 개선을 위해, $Pt/SiO_{2}/Si$과 $Ir/SiO_{2}/Si$기판을 각각 사용하였으며, buffer layer로는 $PbTiO_{3}$을 이용하였다. Pt하부전극을 이용하여 PZT 박막제조시 randomly oriented PZT 박막이 얻어졌으나, buffer layer를 이용한 경우 (100)으로 배향된 결정성이 좋은 PZT 박막을 얻을 수 있었다. Ir하부전극을 이용한 경우, buffer layer증착에 따른 PZT 박막의 상형성이 다소 증진되었으며, Pt하부전극의 경우에 비해 잔류분극의 증가와 항전계의 감소를 관찰할 수 있었다. PZT 박막제조시 buffer layer의 이용에 따라 유전율이 증가함을 알 수 있었으며, 또한 Ir하부전극의 경우가 Pt하부전극의 경우보다 더 좋은 유전특성이 얻어졌다.
소자가 점점 고집적화 됨에 따라, MOS 소자 제조에 있어서 $SiO_2$의 두께가 ${\sim}1nm$로 낮아질 경우 발생하는 터널링전류와 문틱전압 천이를 방지할 수 있는 새로운 게이트용 유전물질을 개발하여 소자의 크기를 줄이는데 주력하고 있다. 본 실험에서는 원자층증착(ALD: atomic layer deposition) 방법으로 증착된 $ZrO_2$ 박막의 물리적, 전기적 특성에 대하여 연구하였다. ALD $ZrO_2$ 박막을 증착한 후 Ar 가스 분위기에서 $800^{\circ}C$, 1 시간동안 열처리한 다음 XRD, TEM, 그리고 C-V plots을 이용하여 $Pt/ZrO_2/Si$ 소자의 형태, 결정화 동역학, 그리고 경계층 특성을 평가한 결과 열처리에 의해 소자의 특성이 크게 향상됨을 알 수 있었다.
The electrical characteristics of tunnel barrier engineered charge trap flash (TBE-CTF) memory with $SiO_2/Si_3N_4/SiO_2/Si$ engineered tunnel barrier, $HfO_2$ charge trap layer and $Al_2O_3$ blocking oxide layer (MAHONOS) were investigated. The energy bad diagram was designed by using the quantum-mechanical tunnel model (QM) and then the CTF memory devices were fabricated. As a result, the best thickness combination of MAHONOS is confirmed. Moreover, not enhanced P/E speed (Program: about $10^6$ times) (Erase: about $10^4$ times) but also enhanced retention and endurance characteristics are represented.
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[게시일 2004년 10월 1일]
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