무선통신용 LTCC 다층기판의 수동소자 라이브러리 구현

Passive Device Library Implementation of LTCC Multilayer Board for Wireless Communications

Abstract

본 논문에서는 LTCC 다층기판으로 구현할 수동 소자를 수축공정과 무수축공정으로 구분하여 설계, 제작하고 분석하였다. 유전율 7 또는40의 두 종류 세라믹 소재를 사용하여 기본 형태의 수동소자를 다양하게 두 가지 공정으로 제작하여 특성을 비교하였다. 유전율40 기판을 사용할 때 수축공정은 X, Y 방향에서 17%, Z 방향에서 36%의 수축율을 보이는 것과 비교하여, 무수축공정은 X,Y 방향에서 변화하지 않고 Z 방향으로만 43% 수축하여 평면상에서 높은 치수 정밀도와 표면 평탄도를 얻을 수 있다. 측정 값으로 부터 매개 변수를 이용한 경험적 해석 식을 이용하여 제작한 LTCC 소자의 인덕턴스 및 커패시턴스를 추정하였으며 설계 라이브러리 형태로 구현하였다. 유전율과 제작 공정에 따라 인덕터의 권선수와 단위 면적에 따른 커패시턴스를 측정하여 권선수 및 단위면적에 따른 소자값을 예측할 수 있는 다항식을 제시하였다.

This paper has designed, fabricated, and analyzed the passive devices realized using low temperature co-fired ceramic (LTCC) multi layer substrates by dividing into the shrinkage process and the non-shrinkage process. Using two types of ceramic materials with dielectric constant 7 or 40, we have fabricated the same shape of various elements in 2 different processes and compared the characteristics. For the substrate of dielctric constant 40, compared with the shrinkage process which has 17% shrink in the X and Y directions with 36% shrink in the Z direction, the non-shrinkage process has 43% shrink in the Z direction without shrink in the X and Y directions, so high dimensional accuracy and surface flatness can be obtained. The inductances and capacitances of the fabricated elements are estimated from measurement using empirical analysis equations of parameters and implemented as a design library. Depending on the substrate and the process, the inductance and capacitance depending on the turn number of winding and unit area have been measured, and empirical polynomials are proposed to predict element values.

그림 1. 권선수 1 인덕터 구조 Fig. 1. Structure of 1 turn inductor.

그림 2. 권선수 1 인덕터의 3225 크기 내 구성 Fig. 2. Inductor configuration of 1 turn in 3225 size.

그림 3. 권선수 1 인덕터의 3225 크기 내 Y-Z 평면 구성 Fig. 3. Y-Z plane configuration of 1 turn inductor in 3225 size.

그림 4. 권선수 1, 2, 4, 6 인덕터 3225 크기 내 3차원 구성 Fig. 4. 3D configuration of 1, 2, 4 and 6 turns inductor in 3225 size.

그림 5. 권선수 1, 2, 4, 6 인덕터 3225 크기 내 Y-Z 평면 구성 Fig. 5. Y-Z plane configuration of 1, 2, 4 and 6 turns inductor in 3225 size.

그림 6. 권선수 8, 10, 12, 14 인덕터 3225 크기 내 3차원 구성 Fig. 6. 3D configuration of 8, 10, 12 and 14 turns inductor in 3225 size.

그림 7. 권선수 8, 10, 12, 14 인덕터 3225 크기 Y-Z 평면구성 Fig. 7. Y-Z plane configuration of 8, 10, 12 and 14 turns inductor in 3225 size.

그림 8. 제작한 인덕터 시트 도면 Fig. 8. Fabricated Inductor sheet.

그림 9. 유전율 40 LTCC의 수축공정 및 무수축 공정시 권선수에 따른 인덕턴스 측정값 및 다항식 커브 피팅 Fig. 9. Measured values of inductance with the sheet of dielectric constant 40 for shrinkage or nonshrinkage process and polynomial curve fitting with the number of turns.

그림 10. 유전율 7 LTCC의 수축공정 및 무수축 공정의 권선수에 따른 인덕턴스 측정값 및 다항식 커브 피팅 Fig. 10. Measured values of inductance with the sheet of dielectric constant 7 for shrinkage or nonshrinkage process and polynomial curve fitting with the number of turns.

그림 11. 각 공정별 권선수에 따른 인덕턴스 변화 Fig. 11. Inductance of each process with increasing the number of winding turns.

그림 12. 600*600um² 커패시터 구조 Fig. 12. Capacitor structure in 600*600um².

그림 13. 1개의 커패시터의 3216 size 내 구성 Fig. 13. 3D configuration of a capacitor in 3216 size.

그림 14. 1개의 커패시터의 3216 크기 내 Y-Z 평면구성 Fig. 14. Y-Z plane configuration of a capacitor in 3216 size.

그림 15. 16개의 커패시터의 세라믹 3216 크기 내 구성 Fig. 15. 3D configuration of 16 capacitors in 3216 size.

그림 16. 16개의 커패시터의 세라믹 3216 크기 내 Y-Z평면구성 Fig. 16. Y-Z plane configuration of 16 capacitors in 3216 size.

그림 17. 제작한 커패시터 시트 도면 Fig. 17. Fabricated capacitors sheet.

그림 18. 유전율 40 LTCC의 수축공정과 무수축공정에 따른 단위 면적 갯수에 따른 커패시턴스 측정값 및 다항식 커브 피팅 Fig. 18. Measurement value of capacitance with dielectric constant 40 and polynomial curve fitting according to the number of unit area in shrinkage or nonshrinkage process.

그림 19. 설계된 LPF 회로도 Fig. 19. Circuit of the designed LPF.

그림 20. 설계된 LPF 시뮬레이션 결과 Fig. 20. Simulation result of the designed LPF.

그림 21. 설계된 LPF의 3225 size 내 구성 Fig. 21. 3D configuration of the designed LPF in 3225 size.

표 1. 수축공정과 무수축공정의 수축률 비교 Table 1. Comparison of shrinkage ratio between the shrinkage process and the non-shrinkage process.

표 2. 권선수 별 인덕턴스 예상 값 Table 2. Estimated inductance by turn number.

표 3. 본 연구에 사용된 각 공정의 명칭 Table 3. Notation of each process used in this research.

표 4. 적층 수에 따른 커패시턴스 시뮬레이션 값 Table 4. Simulated capacitance with the number of layers.

표 5. LPF 전기적 특성 Table 5. Electrical specification of LPF.