그림 1. 권선수 1 인덕터 구조 Fig. 1. Structure of 1 turn inductor.
그림 2. 권선수 1 인덕터의 3225 크기 내 구성 Fig. 2. Inductor configuration of 1 turn in 3225 size.
그림 3. 권선수 1 인덕터의 3225 크기 내 Y-Z 평면 구성 Fig. 3. Y-Z plane configuration of 1 turn inductor in 3225 size.
그림 4. 권선수 1, 2, 4, 6 인덕터 3225 크기 내 3차원 구성 Fig. 4. 3D configuration of 1, 2, 4 and 6 turns inductor in 3225 size.
그림 5. 권선수 1, 2, 4, 6 인덕터 3225 크기 내 Y-Z 평면 구성 Fig. 5. Y-Z plane configuration of 1, 2, 4 and 6 turns inductor in 3225 size.
그림 6. 권선수 8, 10, 12, 14 인덕터 3225 크기 내 3차원 구성 Fig. 6. 3D configuration of 8, 10, 12 and 14 turns inductor in 3225 size.
그림 7. 권선수 8, 10, 12, 14 인덕터 3225 크기 Y-Z 평면구성 Fig. 7. Y-Z plane configuration of 8, 10, 12 and 14 turns inductor in 3225 size.
그림 8. 제작한 인덕터 시트 도면 Fig. 8. Fabricated Inductor sheet.
그림 9. 유전율 40 LTCC의 수축공정 및 무수축 공정시 권선수에 따른 인덕턴스 측정값 및 다항식 커브 피팅 Fig. 9. Measured values of inductance with the sheet of dielectric constant 40 for shrinkage or nonshrinkage process and polynomial curve fitting with the number of turns.
그림 10. 유전율 7 LTCC의 수축공정 및 무수축 공정의 권선수에 따른 인덕턴스 측정값 및 다항식 커브 피팅 Fig. 10. Measured values of inductance with the sheet of dielectric constant 7 for shrinkage or nonshrinkage process and polynomial curve fitting with the number of turns.
그림 11. 각 공정별 권선수에 따른 인덕턴스 변화 Fig. 11. Inductance of each process with increasing the number of winding turns.
그림 12. 600*600um2 커패시터 구조 Fig. 12. Capacitor structure in 600*600um2.
그림 13. 1개의 커패시터의 3216 size 내 구성 Fig. 13. 3D configuration of a capacitor in 3216 size.
그림 14. 1개의 커패시터의 3216 크기 내 Y-Z 평면구성 Fig. 14. Y-Z plane configuration of a capacitor in 3216 size.
그림 15. 16개의 커패시터의 세라믹 3216 크기 내 구성 Fig. 15. 3D configuration of 16 capacitors in 3216 size.
그림 16. 16개의 커패시터의 세라믹 3216 크기 내 Y-Z평면구성 Fig. 16. Y-Z plane configuration of 16 capacitors in 3216 size.
그림 17. 제작한 커패시터 시트 도면 Fig. 17. Fabricated capacitors sheet.
그림 18. 유전율 40 LTCC의 수축공정과 무수축공정에 따른 단위 면적 갯수에 따른 커패시턴스 측정값 및 다항식 커브 피팅 Fig. 18. Measurement value of capacitance with dielectric constant 40 and polynomial curve fitting according to the number of unit area in shrinkage or nonshrinkage process.
그림 19. 설계된 LPF 회로도 Fig. 19. Circuit of the designed LPF.
그림 20. 설계된 LPF 시뮬레이션 결과 Fig. 20. Simulation result of the designed LPF.
그림 21. 설계된 LPF의 3225 size 내 구성 Fig. 21. 3D configuration of the designed LPF in 3225 size.
표 1. 수축공정과 무수축공정의 수축률 비교 Table 1. Comparison of shrinkage ratio between the shrinkage process and the non-shrinkage process.
표 2. 권선수 별 인덕턴스 예상 값 Table 2. Estimated inductance by turn number.
표 3. 본 연구에 사용된 각 공정의 명칭 Table 3. Notation of each process used in this research.
표 4. 적층 수에 따른 커패시턴스 시뮬레이션 값 Table 4. Simulated capacitance with the number of layers.
표 5. LPF 전기적 특성 Table 5. Electrical specification of LPF.
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