초록
본 논문은 적층된 칩 사이의 3차원 대역 통과 무선 통신 인터페이스를 제안한다. 제안 방법은 적층된 칩 사이의 작은 커패시턴스를 포함한 3차원 공진기를 이용하여 자주 주파수 발진기(free running oscillator)를 구성하고, 이 발진기를 진폭 변조하여 추가적인 정합회로 없이 수신단에서 포락선 검파를 통해 신호를 검출한다. 제안 방법을 검증하기 위해 110 nm CMOS 공정을 사용하여 송수신 칩을 설계하고, 제작하여 50 ${\mu}m$ 두께의 칩 사이에 2 Gb/s의 데이터 전송 속도를 확인하였다. 제작한 칩은 동작전압 1.2 V를 사용하며, 송수신 칩을 합하여 4.32 mW의 전력을 소모한다. 칩의 크기는 송신단은 0.045 $mm^2$이고, 수신단은 0.029 $mm^2$이다.
This paper presents a bandpass wireless 3-D chip to chip interface technique. The proposed technique uses direct amplitude modulation of the free running oscillator which especially utilizes the coupling capacitance between two stacked chips as a part of the resonator. Therefore, the oscillator is three dimensionally configured and a simple envelope detector can be used as a receiver without any additional matching circuitry. The proposed link was designed and fabricated using 110 nm CMOS technology and experimental results successfully showed the data transmission at a data rate of 2 Gb/s for the stacked chips with a thickness of 50 ${\mu}m$ consuming 4.32 mW. The sizes of the Tx and Rx chips are 0.045 $mm^2$ and 0.029 $mm^2$, respectively.
