정보처리학회논문지:컴퓨터 및 통신 시스템 (KIPS Transactions on Computer and Communication Systems)

  • 제2권3호
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  • Pages.103-110
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  • 2013
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  • 2287-5891(pISSN)
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  • 2734-049X(eISSN)
한국정보처리학회 (Korea Information Processing Society)
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다중 논리경로 회로의 게이트 크기 결정 방법

Gate Sizing Of Multiple-paths Circuit

  • 이승호 (울산대학교 전기공학부) ;
  • 장종권 (울산대학교 전기공학부)
  • 투고 : 2012.11.05
  • 심사 : 2013.01.14
  • 발행 : 2013.03.31
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초록

논리 노력[1, 2]의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 조건에서 논리 경로의 면적이나 전력 소비를 최소화하여 설계할 수 없는 단점이 있다. 이 단점을 보완하는 방법을 논문[3]에서 제안하였지만, 논리 경로가 하나인 회로에만 국한되어 적용할 수 있는 방법이었다. 본 논문에서는, 균형 지연 모델을 기초로, 다중 논리 경로의 회로에 적용할 수 있는 향상된 게이트 크기 결정 방법을 제한하고자 한다. 시뮬레이션 결과, 기존 논리노력 방법과 비교하면 전력 소비 측면에서 거의 같았지만 회로의 설계 공간 측면에서는 약 52%의 효율성을 보였다.

Logical Effort [1, 2] is a simple hand-calculated method that measures quick delay estimation. It has the advantage of reducing the design cycle time. However, it has shortcomings in designing a path for minimum area or power under a fixed-delay constraint. The method of overcoming the shortcomings is shown in [3], but it is constrained for a single logical path. This paper presents an advanced gate sizing method in multiple logical paths based on the equal delay model. According to the results of the simulation, the power dissipation for both the existing logical effort method and proposed method is almost equal. However, compared with the existing logical effort method, it is about 52 (%) more efficient in space.

키워드

참고문헌

  1. Ivan E. Sutherland, and Robert F. Sproull, "logical effort: Designing for Speed on the Back of an Envelope", IEEE Adv. Research in VLSI, MIT Press, 1991.
  2. Ivan Sutherland, Bob Sproull, and David Harris, "logical effort: Designing Fast CMOS Circuits", Morgan Kaufmann Pub., 1999.
  3. Seung Ho Lee and Jong Kwon Chang, "On a Logical Path Design for Optimizing Power-delay under a Fixed-delay Constraint", KIPS, Vol.17-A, No1., 2010. https://doi.org/10.3745/KIPSTA.2010.17A.1.027
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