Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Design of the High Efficiency DC-DC Converter Using Low Power Buffer and On-chip

저 전력 버퍼 회로를 이용한 무선 모바일 용 스텝다운 DC-DC 변환기

  • 조대웅 (인하대학교 전자공학과) ;
  • 김석진 (인하대학교 전자공학과) ;
  • 박승찬 (인하대학교 전자공학과) ;
  • 임동균 (인하대학교 전자공학과) ;
  • 장경운 (인하대학교 전자공학과) ;
  • 윤광섭 (인하대학교 전자공학과)
  • Published : 2008.09.25
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Abstract

This paper proposes 3.3V input and 1.8V output voltage mode step-down DC-DC buck converter for wireless mobile system which is designed in a standard 0.35$\mu$m CMOS process. The proposed capacitor multiplier method can minimize error amplifier compensation block size by 30%. It allows the compensation block of DC-DC converter be easily integrated on a chip. Also, we improve efficiency to 3% using low power buffer. Measurement result shows that the circuit has less than 1.17% output ripple voltage and maximum 83.9% power efficiency.

본 논문은 0.35$\mu$m CMOS 공정으로 설계된 무선 모바일 시스템의 전력구동을 위한 3.3V 입력 1.8V 출력의 스텝다운 전압모드 DC-DC 변환기를 제안한다. 제안된 커패시터 멀티플라이어 기법은 오차보정중폭기의 보상회로 블록의 크기를 30%까지 줄여서 칩 안에 집적화 하였다. 이를 통하여 회로의 안정성을 향상시키기 위해서 칩 외부에 위치되었던 수동소자들이 없어지게 되었다. 또한 저 전력 버퍼를 이용해서 기존의 DC-DC 변환기보다 효율을 평균 3%정도 향상 시켰다. 제안한 변환기는 측정 결과, 부하전류 200mA에서 1.17%의 미만의 출력전압 리플을 가지며 최대 83.9%의 전력효율을 가진다.

Keywords

References

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