Abstract
In this paper, an ultra low voltage SRAM design method based on dual-boosted cell bias technique is described. For each read/write cycle, the wordline and cell power node of the selected SRAM cells are boosted into two different voltage levels. This enhances SNM(Static Noise Margin) to a sufficient amount without an increase of the cell size, even at sub 1-V supply voltage. It also improves the SRAM circuit speed owing to increase of the cell read-out current. The proposed design technique has been demonstrated through 0.8-V, 32K-byte SRAM macro design in a $0.18-{\mu}m$ CMOS technology. Compared to the conventional cell bias technique, the simulation confirms an 135 % enhancement of the cell SNM and a 31 % faster speed at 0.8-V supply voltage. This prototype chip shows an access time of 23 ns and a power dissipation of $125\;{\mu}W/Hz$.
SRAM의 전체적인 성능은 공급 전원전압에 크게 영향을 받는다. 본 논문에서는 1-V 이하의 저전압 동작시 주요 이슈가 되는 SRAM 셀의 SNM(Static Noise Margin)과 셀 전류의 크기를 개선하기 위하여 이중 승압 셀 바이어스 기법을 이용한 SRAM 설계기법에 대해 기술하였다. 제안한 설계기법은 읽기 및 쓰기동작시 선택된 SRAM 셀의 워드라인과 load PMOS 트랜지스터의 소스에 연결된 셀 공급전원을 서로 다른 레벨로 동시에 승압함으로써 SRAM 셀의 SNM과 셀 전류를 증가시킨다. 이는 셀 면적의 증가 없이 충분한 SNM을 확보할 수 있으며, 아울러 증가된 셀 전류에 의해 동작속도가 개선되는 장점이 있다. $0.18-{\mu}m$ CMOS 공정을 적용한 0.8-V, 32K-byte SRAM macro 설계를 통해 제안한 설계기법을 검증하였고, 시뮬레이션 결과 0.8-V 공급전원에서 종래의 셀 바이어스 기법 대비 135 %의 SNM 향상과 아울러 동작속도는 31 % 개선되었으며, 이로인한 32K-byte SRAM은 23 ns의 access time, $125\;{\mu}W/Hz$의 전력소모 특성을 보였다.