초록
본 논문은 최근에 많이 연구되고 있는 PLL 기반의 fractional-N 주파수 합성기에 관하여 SIMULINK 및 Verilog-a를 사용하여 모델링하는 방법론에 대하여 설명한다. 전통적으로 PLL 설계에 적용되는 바텀-업(bottom-up) 방식의 트랜지스터 레벨설계와 함께 탑-다운(top-down) 방식의 설계를 병행하여 적용함으로써 트랜지스터 레벨의 회로설계에 걸리는 시간을 크게 절약하고 SoC의 IP로서 아날로그 부분과 디지털부분이 같이 검증될 수 있는 방안을 고려하고자 한다. 이를 위하여 시스템의 동작여부를 빠르게 파악하고 top level에서의 검증이 용이한 SIMULINK 모델링과 트랜지스터 레벨과의 호환을 통해 블록 단위의 검증이 가능한 Verilog-a 모델링의 비교를 수행함으로서 효과적인 설계 방법을 제시한다.
This paper presents behavioral models using SIMULINK and Verilog-a for a PLL based fractional-N frequency synthesizer. By adopting a top-down approach along with the traditional bottom-up transistor level design in parallel, the design time is greatly shortened, and a co-verification method for both the digital and the analog part is considered. Under this consideration, the SIMULINK modeling reduces simulation time and easily estimates the PLL's performance on the top level. Verilog-a is able to verify the feasibility of each blocks at first hand because it is compatible with transister level circuits. Then, an efficient way of the design is presented by comparing the results of both models.
