초록
본 논문에서는 PLL (Phase Locked Loop)없이 동작할 수 있는 S/PDIF (Sony Philips Digital Interface) 수신기의 연구에 관하여 다룬다. 현재 대부분의 오디오 장치와 오디오 프로세서에서 S/PDIF 수신기가 사용되고 있음에도 불구하고, 국내에서는 이에 관한 연구가 많지 않은 실정이다. 현재 사용되고 있는 S/PDIF 수신용 상용 DAC(Digital-to-Analog Converters) 칩들은 모두 내부에 PLL 회로를 포함하고 있다. PLL 회로는 S/PDIF 디지틸 신호로부터 클럭 정보를 뽑아내고 클럭과 입력 신호간의 동기화를 맞추는 역할을 한다. 그러나, PLL 회로는 "아날로그 회로"라는 특성 때문에 VLSI (Very Large Scale Integrated Ciruits)회로의 SOCs (System On Chips)설계에 있어 많은 어려움을 야기한다. 본 논문에서는 PLL 회로 없이 순수 디지털 회로로만 구현된 S/PDIF 수신기를 제안하였다. 제안된 수신기의 핵심 아이디어는 16 MHz의 기본 클럭과 S/PDIF 신호의 속도비를 이용한다는 것이다. 본 논문에서는 수십만개의 S/PDIF 입력 신호에 대한 디코딩 확인 후, PLL같은 아날로그 회로 없이 순수 디지틸 회로만으로 S/PDIF 수신기를 설계할 수 있음을 확인하였다. 제안된 S/PDIF 수신기는 SOC 설계용 If로서 활용될 수 있을 것으로 본다.
In this paper, we deal with the research about a S/PDIF (Sony Philips Digital Interface) receiver which can operate without PLL (Phase Locked Loop) circuits. Although a S/PDIF receiver is used in most audio devices and audio processors in these days. yet there are only few domestic researches about S/PDIF. Currently used commercial DACs (Digital-to-Analog Converters) which can decode S/PDIF signals, have a PLL circuit inside them. The PLL makes it possible to extract clock information from S/PDIF digital signal and to synchronize a clock signal with input signals. But the PLL circuit makes many diffculties in designing the SOC (System On Chips) of VLSIs (Vew Large Scale Integrated Ciruits) because it is an "analog circuit". We proposed a S/PDIF receiver which doesn't have PLL circuits and only has Pure digital circuits. The key idea of the proposed S/PDIF receiver. is to use the ratio between a 16 MHz basic input clock and S/PDIF signals. After having decoded hundreds thousands S/PDIF inputs, it went to prove that a S/PDIF receiver can be designed with pure digital circuits and without any analog circuits such as PLL circuits. We have confidence that the proposed S/PDIF receiver can be used as an IP (Intellectual Property) for the SOC design of the digital circuits.
