Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

A 10b 100 MSample/s $1.4\;mm^2$ 56 mW 0.18 urn CMOS A/D Converter for Low-Power Multimedia Applications

저전력 멀티미디어 응용을 위한 10b 100 MSample/s $1.4\;mm^2$ 56 mW 0.18 um CMOS A/D 변환기

  • Min Byoung-Han (Dep. of Electronic Engineering and Interdisciplinary Program of Integrated Biotechnology, Sogang University) ;
  • Park Hee-Won (System IC Division, LG Electronics Co., Ltd) ;
  • Chae Hee-Sung (Dep. of Electronic Engineering and Interdisciplinary Program of Integrated Biotechnology, Sogang University) ;
  • Sa Doo-Hwan (Dep. of Electronic Engineering and Interdisciplinary Program of Integrated Biotechnology, Sogang University) ;
  • Lee Seung-Hoon (Dep. of Electronic Engineering and Interdisciplinary Program of Integrated Biotechnology, Sogang University)
  • 민병한 (서강대학교 전자공학과 및 바이오 융합기술 협동과정) ;
  • 박희원 (LG전자 시스템 IC사업부) ;
  • 채희성 (서강대학교 전자공학과 및 바이오 융합기술 협동과정) ;
  • 사두환 (서강대학교 전자공학과 및 바이오 융합기술 협동과정) ;
  • 이승훈 (서강대학교 전자공학과 및 바이오 융합기술 협동과정)
  • Published : 2005.12.01
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Abstract

This work proposes a 10b 100 MS/s $1.4\;mm^2$ CMOS ADC for low-power multimedia applications. The proposed two-step pipeline ADC minimizes chip area and power dissipation at the target resolution and sampling rate. The wide-band SHA employs a gate-bootstrapping circuit to handle both single-ended and differential inputs with 1.2 Vp-p at 10b accuracy while the second-stage flash ADC employs open-loop offset sampling techniques to achieve 6b resolution. A 3-D fully symmetrical layout reduces the capacitor and device mismatch of the first-stage MDAC. The low-noise references are integrated on chip with optional off-chip voltage references. The prototype 10b ADC implemented in a 0.18 um CMOS shows the maximum measured DNL and INL of 0.59 LSB and 0.77 LSB, respectively. The ADC demonstrates the SNDR of 54 dB, the SFDR of 62 dB, and the power dissipation of 56 mW at 100 MS/s.

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

Keywords

References

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