대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

보수 이론을 이용한 32비트 파이프라인 캐리 선택 가산기

A 32-bit Pipelined Carry-select Adder Using the Complementary Scheme

  • 김영준 (韓國科學技術院 電子電算學科 電氣 및 電子工學) ;
  • 김이섭 (韓國科學技術院 電子電算學科 電氣 및 電子工學)
  • Kim, Young-Joon (Division of Electrical Engineering, Dept. of Electrical Engineering & Computer Science, KAIST) ;
  • Kim, Lee-Sup (Division of Electrical Engineering, Dept. of Electrical Engineering & Computer Science, KAIST)
  • 발행 : 2002.09.01
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초록

캐리 선택 가산기에 파이프라인을 적용하면 적은 수의 파이프라인 스테이지를 가지면서 많은 수의 파이프라인 스테이지를 갖는 가산기처럼 높은 주파수 상에서 구동한다. 이 논문에서는 캐리 선택 가산기 구조를 적용한 4 블록 5스테이지 파이프라인 32비트 가산기를 제안하였다. 이 제안된 가산기는 기존의 16스테이지 파이프라인 32비트 가산기와 같이 높은 주파수에서 동작한다. 그럼에도 불구하고 이 제안된 가산기는 기존 16 스테이지 파이프라인 가산기 보다 3배 적은 트랜지스터로 구현 가능하다. 이 가산기는 0.25um CMOS 공정으로 구현할 때 2.5V전압에서 1.67GHz으로 동작한다.

Using the carry-select adder scheme, an adder with small number of stages can be operated as fast as an adder with large number of stages. In this paper, a 4-block 5-stage 32-bit pipelined carry-select adder is designed and implemented. The proposed adder operates as fast as a conventional 16-stage 32-bit pipelined adder while the number of registers required is nearly same as a conventional 4-stage pipelined adder. This adder is operated at 1.67GHz clock frequency in a standard 0.25um CMOS technology with 2.5 V supply voltage.

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참고문헌

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