전기전자학회논문지 (Journal of IKEEE)

  • 제5권1호
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  • Pages.52-58
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  • 2001
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  • 1226-7244(pISSN)
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  • 2288-243X(eISSN)
한국전기전자학회 (Institute of Korean Electrical and Electronics Engineers)
권호 표지

활성 클럭펄스로 제어되는 3.3V/5V 저전력 TTL-to-CMOS 입력 버퍼

A 3.3V/5V Low Power TTL-to-CMOS Input Buffer Controlled by Internal Activation Clock Pulse

  • 배효관 (동원대학 전자과) ;
  • 류범선 (충북대학교 전기전자공학부) ;
  • 조태원 (충북대학교 전기전자공학부)
  • Bae, Hyo-Kwan (Dept. of Electronics, Togwon College) ;
  • Ryu, Beom-Seon (Dept. of Electronics Engineering, Chungbuk National University) ;
  • Cho, Tae-Won (Dept. of Electronics Engineering, Chungbuk National University)
  • 발행 : 2001.07.01
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초록

본 논문에서는 입력이 TTL 전압 레벨일 때 저전력으로 동작하도록 설계된 TTL-to-CMOS 입력버퍼의 회로를 제안한다. 회로 구성은 내부 활성 클럭펄스로 제어되는 반전형 입력버퍼와 래치로 구성하고, 직류 단락전류를 제거하기 위해 클럭펄스가 로우상태일 때는 입력버퍼가 동작되지 않도록 하고 하이일 때만 정상적으로 동작되도록 하였다. 시뮬레이션을 수행한 결과 제안된 회로의 전력-지연 곱이 하나의 입력당 33.7% 줄어듬을 확인하였다.

This paper describes a TTL-to-CMOS input buffer of an SRAM which dissipates a small operating power dissipation. The input buffer utilizes a transistor structure with latch circuit controlled by a internal activation clock pulse. During the low state of that pulse, input buffer is disabled to eliminate dc current. Otherwise, the input buffer operates normally. Simulation results showed that the power-delay product of the purposed input buffer is reduced by 33.7% per one input.

키워드

참고문헌

  1. Low-Power Digital VLSI Design Bellaouar, Abdellatif;Elamasry, Mohamed I.
  2. IEEE J. Solid-State Circuit v.28 no.4 A current controlled latch sense amplifier and a static power-saving input buffer for low-power architecture Kobayashi, T.(et al.)
  3. IEEE J. Solid-State Circuit v.30 no.5 A Static Power Saving TTL-to-CMOS Input Buffer Yoo, Chang-Sik(et al.)
  4. IEEE J. Solid-State Circuits v.33 no.4 A 3.3-V/5-V Low Power TTL-to-CMOS Input Buffer Wang, Chi-Chang;Wu, Jiin-Chuan
  5. ISCAS96 v.4 TTL-CMOS Input Buffers with no Static Power Dissipation Vemuru, Srinivasa R.