• 한국항해항만학회지
• /
• 제30권10호
• /
• pp.847-853
• /
• 2006

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상 비교기와 루프 필터를 결합한 PLL 방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.6 MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 반송파로부터 100 kHz 떨어진 offset 지점에서 -114.5 dBc/Hz을 얻었다. 고조파 억압 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면을 개선시킬 수가 있었다.

• 대한전자공학회논문지TC
• /
• 제42권3호
• /
• pp.25-32
• /
• 2005

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상비교기와 루프 필터를 결합한 PLL방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.5\;MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 carrier로부터 100 KHz 떨어진 offset 지점에서 14.5 dBc/Hz을 얻었다. 고조파 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면에서 개선시킬 수가 있었다.

• 대한전자공학회논문지SD
• /
• 제47권5호
• /
• pp.71-79
• /
• 2010

본 논문은 LLC 공진 제어 IC(Integrated Circuit) 설계에 관한 것이다. LLC 공진 제어 IC는 DC/DC 변환하기 위해서 외부의 공진 회로에 입력되는 주파수를 조정하여 트랜스포머를 통해서 2차 측의 출력 전압을 조정한다. 공진회로에 펄스를 공급하기 위한 클럭 생성기가 내장되어 있고, 클럭 주파수는 외부 저항을 사용하여 튜닝이 가능하다. 또한 외부 피드백 입력되는 전압을 이용해 주파수 조정이 가능하도록 VCO(Voltage Controlled Oscillator) 기능을 내장하였다. 동작의 신뢰성을 높이고 회로를 보호하기 위해서 UVLO(Under Voltage Lock Out), brown out, fault detector의 보호회로를 내장하였고, 입력 커패시턴스가 큰 용량의 IGBT(Insulated Gate Bipolar Transistor)를 구동하기 위해서 높은 전압, 전류의 제공이 가능한 HVG(High Side Driver), LVG(Low Side Driver) 드라이버 회로를 내장하였다. LLC 공진 제어 회로를 하나의 칩으로 구현하여 LLC 공진 회로를 제어하는데 있어 필요한 회로들을 설계하였다. 설계한 LLC 공진 제어 IC는 0.35 um 2P3M BCD 공정으로 제작하였다. 칩의 면적은 $1400um{\times}1450um$ 이고, 5V, 15V 두 가지의 전원 전압을 사용한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제6권3호
• /
• pp.154-161
• /
• 2006

This paper describes the new types of ngative differential resistance (NDR) IC applications which use a monolithic quantum-effect device technology based on the RTD/HBT heterostructure design. As a digital IC, a low-power/high-speed MOBILE (MOnostable-BIstable transition Logic Element)-based D-flip flop IC operating in a non-return-to-zero (NRZ) mode is proposed and developed. The fabricated NRZ MOBILE D-flip flop shows high speed operation up to 34 Gb/s which is the highest speed to our knowledge as a MOBILE NRZ D-flip flop, implemented by the RTD/HBT technology. As an analog IC, a 14.75 GHz RTD/HBT differential-mode voltage-controlled oscillator (VCO) with extremely low power consumption and good phase noise characteristics is designed and fabricated. The VCO shows the low dc power consumption of 0.62 mW and good F.O.M of -185 dBc/Hz. Moreover, a high-speed CML-type multi-functional logic, which operates different logic function such as inverter, NAND, NOR, AND and OR in a circuit, is proposed and designed. The operation of the proposed CML-type multi-functional logic gate is simulated up to 30 Gb/s. These results indicate the potential of the RTD based ICs for high speed digital/analog applications.

• 대한전자공학회논문지
• /
• 제15권6호
• /
• pp.87-90
• /
• 1978

종래의 VFC type A/D Converter에서는 출력주파수가 수 100KHz까지는 linearity가 좋았으나 출역주파수가 높아 질수록 linearity error가 증가하였기 때문에 본 연구에서는 출력주파수 영역을 수 MHz까지 넓히기 위해서 tunnel diode voltage controlled oscillator를 사용하였고 입력전압과 출력주파수 사이에 linearity를 개선하기 위하여 negative feedback 회로를 사용하였다. 실험 결과에 의하면 제안된 VFC type A/D converter의 linearity는 최고 출력주파수 3.7MHz까지 0.209%이었다.

• Journal of Power Electronics
• /
• 제18권5호
• /
• pp.1523-1535
• /
• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.

• 한국통신학회논문지
• /
• 제27권5C호
• /
• pp.500-505
• /
• 2002

본 논문에서는 50%의 duty cycle 출력을 가지며, 디지털 방식으로 분주수를 제어할 수 있는 새로운 분주기 구조를 제안하였다. 그리고 0.25$\mu\textrm{m}$ 2-poly, 5-metal CMOS 공정 파라미터를 이용한 HSPICE 모의실험을 통해서 제안한 주파수 분주기를 이용한 900MHz 주파수 합성기를 설계하였다. 제안한 주파수 분주기의 동작은 0.65$\mu\textrm{m}$ 2-poly, 2-metal CMOS 공정을 사용하여 제작한 칩을 측정하여 확인하였다. 설계한 전압제어발진기(VCO)는 2.5V 전원전압 하에서 900MHz의 중간주파수, $\pm$10%의 동작 범위, 154MHz/V의 이득을 가진다. 또한 모의실험 결과 주파수 합성기의 settling time은 약 $1.5\mu\textrm{s}$이고, 짝수와 홀수 분주시 50%의 duty cycle과 820MHz~1GHz의 동작 주파수 범위를 갖으며, 전력소모는 대략 70mW임을 확인하였다.

• 대한전자공학회논문지TC
• /
• 제45권2호
• /
• pp.137-144
• /
• 2008

본 논문에서는 위상 잡음 특성을 개선하기 위하여 고조파 조절 회로를 기반으로 한 출력 정합 회로를 이용한 전압 제어 발진기를 제안하였다. 위상 잡음은 2차, 3차 고조파 모두에서 단락 임피던스를 갖는 고조파 조절 회로를 통하여 억제되었으며, 출력 정합 회로에 연결되었다. 또한 전압 제어 발진기의 위상 잡음 특성을 더욱 더 개선하기 위하여 마이크로스트립 사각 개방 루프 다중 SRR를 이용하였다. 위상 잡음 특성 개선을 위하여 높은 Q값을 갖는 공진기 대신에 고조파 조절 회로를 기반으로 한 출력 정합 회로를 이용하였기 때문에 낮은 Q값을 갖는 공진기를 통하여 넓은 주파수 조절 범위를 얻을 수 있다. 고조파 조절 회로를 기반으로 한 출력 정합 회로와 마이크로스트립 사각 개방 루프 다중 SRR를 이용한 제안된 전압 제업 발진기의 위상 잡음 특성은 주파수 조절 범위, $5.744{\sim}5.839$ GHz에서 $-127.5{\sim}-126.33$ dBc/Hz @ 100 kHz이다. 고조파 조절 회로가 없는 출력 정합 회로와 마이크로스트립 선로 공진기를 이용한 전압 제어 발진기와 비교했을 경우, 제안된 전압 제어 발진기의 위상 잡음 특성은 26.66 dB 개선되었다.

• 대한전자공학회논문지TC
• /
• 제47권1호
• /
• pp.84-90
• /
• 2010

본 논문에서는 주파수 조절 범위의 감소 없이 위상 잡음을 줄이고 회로 크기를 최소화하기 위하여 혼합 우좌향 전송 선로 기반의 고조파 조절 회로를 이용한 새로운 전압 제어 발진기를 제안하였다. 위상 잡음은 2차와 3차 고조파에서 동시에 단락임피던스를 갖는 새로운 고조파 조절 회로에 의해 줄어들었다. 제안된 고조파 조절 회로는 혼합 우좌향 전송 선로의 주파수 오프셋과 위상 기울기에 의한 이중 대역 특성을 갖는 혼합 우좌향 전송 선로를 이용하여 설계되었다. 높은 Q 특성의 공진기는 위상 잡음을 줄이기 위하여 사용되어 왔지만, 주파수 조절 범위가 감소하는 문제를 갖고 있다. 하지만 제안된 전압 제어 발진기의 주파수 조절 범위는 위상 잡음이 높은 Q 특성의 공진기 없이 감소하였기 때문에 줄어들지 않았다. 또한, 일반적인 우향 전송 선로 대신 혼합 우좌향 전송 선로를 이용하는 것을 통하여 회로의 크기를 소형화 하였다. 전압 제어 발진기의 위상 잡음은 5.731 ~ 5.938 GHz의 주파수 조절 범위 내에서 100 kHz의 오프셋 주파수에서 -119.17 ~ -117.50 dBc/Hz이다.

• 한국전자파학회논문지
• /
• 제22권3호
• /
• pp.399-405
• /
• 2011

본 논문에서는 130 nm RF CMOS 공정을 이용하여 77 GHz 자동차용 레이더 센서에 응용 가능한 Q-band LC 전압 제어 발진기(Voltage Controlled Oscillator: VCO)와 주입 잠금(injection locking) 버퍼를 설계한 결과를 보인다. LC 탱크의 위상 잡음 특성 개선을 위해 전송선을 이용하였고, 버퍼는 능동 소자 교차 결합쌍(cross-coupled pair)의 부성 저항(negative resistance)단을 이용해 발진 유무에 관계없이 높은 출력 전력을 가지도록 설계하였다. 측정된 위상 잡음은 1 MHz 오프셋 주파수에서 -102 dBc/Hz이며, 주파수 조정 범위는 34.53~35.07 GHz이다. 또한, 모든 주파수 조정 범위에서 출력 전력은 4.1 dBm 이상의 값을 가진다. 제작된 칩의 사이즈는 $510{\times}130\;um^2$이며, 1.2 V 바이어스 전압에서 LC 전압 제어 발진기가 10.8 mW, 주입 잠금 버퍼가 50.4 mW의 전력 소모를 가진다.