• International Journal of Fuzzy Logic and Intelligent Systems
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• 제5권3호
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• pp.206-215
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• 2005

In this paper, we propose a new design method of Genetic Algorithm Processor(GAP) and Evolvable Hardware(EHW). All sorts of creature evolve its structure or shape in order to adapt itself to environments. Evolutionary Computation based on the process of natural selection not only searches the quasi-optimal solution through the evolution process, but also changes the structure to get best results. On the other hand, Genetic Algorithm(GA) is good fur finding solutions of complex optimization problems. However, it has a major drawback, which is its slow execution speed when is implemented in software of a conventional computer. Parallel processing has been one approach to overcome the speed problem of GA. In a point of view of GA, long bit string length caused the system of GA to spend much time that clear up the problem. Evolvable Hardware refers to the automation of electronic circuit design through artificial evolution, and is currently increased with the interested topic in a research domain and an engineering methodology. The studies of EHW generally use the XC6200 of Xilinx. The structure of XC6200 can configure with gate unit. Each unit has connected up, down, right and left cell. But the products can't use because had sterilized. So this paper uses Vertex-E (XCV2000E). The cell of FPGA is made up of Configuration Logic Block (CLB) and can't reconfigure with gate unit. This paper uses Vertex-E is composed of the component as cell of XC6200 cell in VertexE

• 전자공학회논문지C
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• 제36C권1호
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• pp.59-65
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• 1999

MPEG-II 기반의 HDTV/DTV Encoder 구성부중 하나인 엔트로피 부호화기(entropy encoder)를 설계하였다. 설계된 엔트로피 부호화기는 생성된 비트스트림이 버퍼에 저장될 경우 버퍼의 고갈을 막기위해 제로 스터핑 블록을 첨가함으로써 9Mbps의 비트율로 출력된다. 또한, AC 계수와 DC 계수 table로 PROM이 아닌 조합회로를 사용하여 회로내부에 Critical path가 발생하지 않도록 하였다. 패커부의 경우 배럴 쉬프트 하나를 사용하여 24비트 단위로 패킹을 하도록 하였으며, 헤더정보 부호화부, 입력정보지연부, 부호화부 그리고 버퍼 제어부로 구성된다. 설계된 회로는 VHDL function 시뮬레이션을 통하여 검증하였고, 설계공정 파라미터로는 $0.8{\mu}m$ Gate Array 설계방식을 적용하여 Gate compiler로 P&R을 수행한 결과 전체 Layout의 핀 수와 Gate수는 각각 235개와 120,000개로 측정되었다.

• 한국통신학회논문지
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• 제32권6A호
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• pp.558-564
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• 2007

무선 성능 향상을 통해 다양한 이동 멀티미디어 서비스 제공을 목표로 하는 3G Long Term Evolution (3G LTE)은 Packet Switching (PS) 도메인에서 VoIP 기반 음성 서비스를 제안하고 있다 패킷 지연과 손실에 민감한 VoIP 트래픽을 PS 도메인을 통해 처리할 경우 기존 3G 시스템의 CS 도메인 기반 음성 서비스와 달리 여러 가지 기술적 어려움이 예상된다. 더욱이 OFDM을 물리계층으로 채택한 3G LTE는 Physical Resource Block (PRB) 단위로 전송 자원을 관리함에 따라 새로운 자원관리 방식 개발도 필요하게 된다. 본 논문에서는 3G LTE 의 VoIP 기반 음성 서비스를 위한 MAC 계층의 PRB 할당 스케줄링 알고리즘을 제안하고 시뮬레이션을 통한 검증 결과를 보인다. 알고리즘의 핵심은 VoIP 우선 모드를 동적으로 활성화하여 VoIP 서비스의 QoS를 보장하고, 이러한 우선 모드 적용으로 인한 시스템 자원효율성 저하를 최소화하기 위해 우선 모드 지속시간을 적응적 조절하는 것이다.

• 전자공학회논문지
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• 제49권9호
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• pp.270-275
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• 2012

MBOA 등 UWB 시스템에 적용하기 위한 RF PLL용 가변 정수형 주파수분할기를 $0.13{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 주파수 분할기 단위요소를 수퍼 다이나믹 회로를 사용하여 설계하였으며, 가변 정수 분할비를 얻기 위하여 MOSFET 스위치를 사용하였다. 또한 다이나믹 회로가 갖고 있는 주파수 대역의 제한 문제를 해결하기 위하여 주파수 분할기 단위요소 회로에 사용하는 부하저항의 크기를 변경하는 방법을 적용하였다. 설계된 회로에 대하여 시뮬레이션해 본 결과 동작 주파수 범위는 5~26GHz 범위로서 빠르고 넓은 주파수 대역의 동작 특성을 보였다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.56-61
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• 2011

MBOA 등 UWB 시스템에 적용하기 위한 프로그램 가능한 RF PLL용 주파수분할기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 주파수 분할기 단위요소를 수퍼다이나믹 회로를 사용하여 설계하였으며, 프로그램 가능한 분할비를 얻기 위하여 스위치 단을 사용하였다. 또한 다이나믹 회로가 갖고 있는 주파수 대역의 제한 문제를 해결하기 위하여 주파수 분할기 단위요소 회로에 사용하는 부하저항의 크기를 변경하는 방법을 사용하였다. 설계된 회로에 대하여 시뮬레이션 해 본 결과 동작 주파수 범위는 1~14GHz 범위로서 빠르고 넓은 주파수 대역의 동작 특성을 보였다.

• Journal of electromagnetic engineering and science
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• 제4권2호
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• pp.87-92
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• 2004

A millimeter-wave distributed frequency doubler has been designed with distributed block and frequency tunable output reflectors. The simulated conversion loss of 9.5 ㏈ to 7.7 ㏈ from 54.6 ㎓ to 62.4 ㎓ output frequencies is achieved with fundamental and third harmonic signal rejections of more than 10 ㏈c. The fabricated chip has the size of 1.2 mm${\times}$1.0 mm. Some measured results of frequency and bias dependent characteristics are presented for the fabricated PHEMT MMIC frequency doubler. The designed doubler has two transistors, and if one of the transistors fails the doubler unit still operates with reduced gain. The failure effect of the PHEMT has been simulated, and compared to the measured data of which one PHEMT is not operating properly.

• 전기전자학회논문지
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• 제20권3호
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• pp.299-302
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• 2016

본 논문에서는 성능이 향상된 Stack Monitoring System을 설계한다. Stack Monitoring System의 증폭기(AMP)에 들어오는 펄스성 잡음을 차단하기 위하여, 차폐 및 전원부 임피던스를 낮추고 전원회로를 분리하여 노이즈를 차단한다. 신틸레이션 검출기 특성을 최대한 장치에 매칭하기 위한 가변 고전압, 이득(Gain), 상쇄(Offset), 한계(Threshold) 등을 설정 할 수 있는 제어부를 설계한다. 또한 300 ~ 1,500V의 가변 고전압 전원회로를 구성하여 다양한 신틸레이션 검출기에 적용가능 한 가변 전압 공급 장치를 설계한다. 성능이 향상된 Stack Monitoring System은 다종의 신틸레이션 검출기가 각각의 특성을 고려하여 동작하게 함으로서 효율적이고 높은 신뢰성을 보장한다. 개발된 Stack Monitoring System의 측정 불확도에 대하여 공인 시험기관의 장비를 사용하여 실험한 결과 우수한 성능을 나타내었다.

• 전기학회논문지
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• 제65권8호
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• pp.1466-1477
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• 2016

This paper analyzes the electrical characteristic such as the impedance(Z), inductance(L), and cable resistance($R_p$) according to the change of cable length in order to move the electrical sorting device for distinguishing between AF non-insulated track circuits from the center of railway to outside railway. The simulation is performed to check the voltage difference between the voltage of sender and the voltage of receiver and determine the possibility of the voltage restoration availability in the frequency filter band through the capacitor compensation. It was applied to the results of the simulation to the sorting devices installed in the actual field. It is proved the availability by checking the measured voltage characteristic according to the capacitor compensating change of $10{\mu}F$ and $16{\mu}F$ before, and after the length of cable is increased with 6 meters. Through this, the prevention of breakdown and damage to facilities and the prevention the safety-related accidents of line workers from the train are expected according to moving the sorting devices of AR non-insulated track circuits to outside railway.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 한국산학기술학회논문지
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• 제20권7호
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• pp.291-298
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• 2019

논문에서는 국내에서 운용되는 수중유도무기(어뢰) 중 추진전지(리튬이차전지)의 전해질 누액에 의한 발연현상을 방지하기 위하여 추진전지의 절연블록 추가를 통한 절연성능 강화 및 단전지 전해액 누액 방지 개선방법에 관해 기술하였다. 국내에서 리튬이차전지를 주전원공급원(추진전지)으로 사용하고 있는 어뢰에 발열 및 발연 현상이 발생하여 해군의 장비 운용에 불편함이 초래되었다. 발연현상에 대한 유의 항목 확인 및 모사시험 결과 전지팩 단위에서 일부 전지셀의 전해질이 누액되어 고전압부분의 주전원 회로와 단자탭간에 단락현상이 발생하여 해당 현상이 발생하였다. 발열 및 발연현상 시 리튬이차전지 특성 및 메커니즘 분석을 통하여 원인분석을 진행하였다. 리튬 이차전지의 전해질 누액 방지를 위해 근본적 개선책(단자 탭 강화)과 보완책(절연블록 선정 및 설치) 등 설계 개선을 수행하였고, 개선 전 후의 성능시험 비교 결과 탭 단자의 인장강도가 약 2배 향상, 내압 특성 또한 향상되었으며, 절연성능 강화로 어뢰의 추진전지 품질을 대폭 개선하였다. 또한 품질개선 방안이 적용되어 3년 이상 야전 운용 결과 이상발연 현상은 발생하지 않았다. 이로써 어뢰 추진전지의 운용 및 저장 안정성 기대된다.