• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.288-288
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• 2011

최근 Charge Trap Flash (CTF) Non-Volatile Memory (NVM) 소자가 30 nm node 이하로 보고 되면서, 고집적화 플래시 메모리 소자로 각광 받고 있다. 기존의 CTF NVM 소자의 tunnel layer로 쓰이는 SiO2는 성장의 용이성과 Si 기판과의 계면특성, 낮은 누설전류와 같은 장점을 지니고 있다. 하지만 단일층의 SiO2를 tunnel layer로 사용하는 기존의 Non-Valatile Memory (NVM)는 두께가 5 nm 이하에서 direct tunneling과 Stress Induced Leakage Current (SILC) 등의 효과로 인해 게이트 누설 전류가 증가하여 메모리 보존특성의 감소와 같은 신뢰성 저하에 문제점을 지니고 있다. 이를 극복하기 위한 방안으로, 최근 CTF NVM 소자의 Tunnel Barrier Engineered (TBE) 기술이 많이 접목되고 있는 상황이다. TBE 기술은 SiO2 단일층 대신에 서로 다른 유전율을 가지는 절연막을 적층시킴으로서 전계에 대한 민감도를 높여 메모리 소자의 쓰기/지우기 동작 특성과 보존특성을 동시에 개선하는 방법이다. 또한 터널링 절연막으로 유전률이 큰 High-K 물질을 이용하면 물리적인 두께를 증가시킴으로서 누설 전류를 줄이고, 단위 면적당 gate capacitance값을 늘릴 수 있어 메모리 소자의 동작 특성을 개선할 수 있다. 본 연구에서는 CTF NVM 소자의 trap layer로 쓰이는 HfO2의 두께를 5 nm, blocking layer의 역할을 하는 Al2O3의 두께를 12 nm로 하고, tunnel layer로 Si3N4막 위에 유전율과 Energy BandGap이 유사한 HfAlO와 ZrO2를 적층하여 Program/Erase Speed, Retention, Endurance를 측정을 통해 메모리 소자로서의 특성을 비교 분석하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.260-260
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• 2009

초박형 절연막은 현재 다양한 전자소자의 제작과 향상을 위하여 활용되고 있으며, 일반적인 화학 기상 증착 방법으로는 균일도를 확보하기 어려운 문제점을 가지고 있다. 본 논문에서는 디스플레이의 구동소자로 활용되는 박막 트랜지스터의 특성 향상과 비휘발성 메모리 소자의 터널링 박막에 응용하기 위하여 초박형 실리콘 옥시나이트라이드 박막의 증착과 이의 특성을 분석하였다. 실리콘 옥시나이트라이드 박막은 실리콘 산화막에 질소가 주입되어 있는 형태로 실리콘 산화막과 실리콘 계면상에 존재하는 질소는 터널링 전류와 결함 형성을 감소시키며, bulk 내에 존재하는 질소는 단일 실리콘 산화막에 비해 더 두꺼운 박막을 커패시턴스의 감소없이 이용할 수 있는 장점이 있다. 플라즈마 처리 기법을 이용하였을 경우에는 초박형의 균일한 박막을 얻을 수 있으며, 본 연구에서는 이산화질소 플라즈마를 이용하여 활성화된 질소 및 산소 라디칼들이 실리콘 계면을 개질하여 초박형 실리콘 옥시나이트라이드 박막을 형성활 수 있다. 플라즈마 처리 시간과 RF power의 변화에 따라 형성된 실리콘 옥시나이트라이드 박막의 두께 및 광학적 특성은 엘립소미터를 통하여 분석하였으며, 전기적인 특성은 금속-절연막-실리콘의 MIS 구조를 형성하여 커패시턴스-전압 곡선과 전류-전압 곡선을 사용하여 평가하였다. 이산화질소 플라즈마 처리 방법을 사용한 실리콘 옥시나이트라이드 박막을 log-log 스케일로 시간과 박막 두께의 함수로 전환해보면 선형적인 증가를 나타내며, 이는 초기적으로 증착률이 높고 시간이 지남에 따라 두께 증가가 포화상태에 도달함을 확인할 수 있다. 실리콘 옥시나이트라이드 박막은 초기적으로 산소의 함유량이 많은 형태의 박막으로 구성되며, 시간의 증가에 따라서 질소의 함유량이 증가하여 굴절률이 높고 더욱 치밀한 형태의 박막이 형성되었으며, 이는 시간의 증가에 따라 플라즈마 챔버 내에 존재하는 활성종들은 실리콘 박막의 개질을 통한 실리콘 옥시나이트라이드 박막의 두께 증가에 기여하기 보다는 형성된 박막의 내부적인 성분 변화에 기여하게 된다. 이산화질소 플라즈마 처리 시간의 변화에 따라 형성된 박막의 정기적인 특성의 경우, 2.3 nm 이상의 실리콘 옥시나이트라이드 박막을 가진 MIS 구조에서 accumulation과 inversion의 특성이 명확하게 나타남을 확인할 수 있다. 아산화질소 플라즈마 처리 시간이 짧은 실리콘 옥시나이트라이드 박막의 경우 전압의 변화에 따라 공핍영역에서의 기울기가 현저히 감소하며 이는 플라즈마에 의한 계면 손상으로 계면결합 전하량이 증가에 기인한 것으로 판단된다. 또한, 전류-전압 곡선을 활용하여 측정한 터널링 메카니즘은 2.3 nm 이하의 두께를 가진 실리콘 옥시나이트라이드 박막은 직접 터널링이 주도하며, 2.7 nm 이상의 두께를 가진 실리콘 옥시나이트라이드 박막은 F-N 터널링이 주도하고 있음을 확인할 수 있다. 즉, 2.5 nm 두께를 경계로 하여 실리콘 옥시나이트라이드 박막의 터널링 메카니즘이 변화함을 확인할 수 있다. 결론적으로 2.3 nm 이상의 두께를 가진 실리콘 옥시나이트라이드 박막에서 전기적인 안정성을 확보할수 있어 박막트랜지스터의 절연막으로 활용이 가능하며 2.5 nm 두께를 경계로 터널링 메커니즘이 변화하는 특성을 이용하여 비휘발성 메모리 소자 제작시 전하 주입 및 기억 유지 특성을 확보를 위한 실리콘 옥시나이트라이드 터널링 박막을 효과적으로 선택하여 활용할 수 있다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.