• 한국통신학회논문지
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• 제25권4B호
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• pp.629-634
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• 2000

본 논문에서는 VSDL 시스템을 위한 discrete wavelet multitone (DWMT) 송수신기의 구조에 대해 기술한다. DWMT 송수신기는 코사인 변조 필터 뱅크를 사용한 트랜스 멀티플렉서, 전송 채널의 영향을 최소화하기 위한 시간 영역 등화기 및 주파수 영역 등화기 등으로 구성된다. 주파수 영역 등화기를 위해 기존의 1차원 선형 등화기법을 시간 및 부채널 축의 2차원으로 확장하여 2차원 LMS 방법으로 구현하였다. 등화기 평가 계수를 DWMT 기반 VDSL 송수신기에 적용하여 ANSI T1E1.4의 VDSL 전송 시험 선로 규격을 사용한 모의실험을 통해 성능을 확인하였다.

• ETRI Journal
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• 제29권3호
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• pp.371-380
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• 2007

This paper proposes a new automatic compensation network (ACN) for a system-on-chip (SoC) transceiver. We built a 5 GHz low noise amplifier (LNA) with an on-chip ACN using 0.18 ${\mu}m$ SiGe technology. This network is extremely useful for today's radio frequency (RF) integrated circuit devices in a complete RF transceiver environment. The network comprises an RF design-for-testability (DFT) circuit, capacitor mirror banks, and a digital signal processor. The RF DFT circuit consists of a test amplifier and RF peak detectors. The RF DFT circuit helps the network to provide DC output voltages, which makes the compensation network automatic. The proposed technique utilizes output DC voltage measurements and these measured values are translated into the LNA specifications such as input impedance, gain, and noise figure using the developed mathematical equations. The ACN automatically adjusts the performance of the 5 GHz LNA with the processor in the SoC transceiver when the LNA goes out of the normal range of operation. The ACN compensates abnormal operation due to unusual thermal variation or unusual process variation. The ACN is simple, inexpensive and suitable for a complete RF transceiver environment.

• 디지털융복합연구
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• 제10권10호
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• pp.313-318
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• 2012

본 논문에서는 X-band 대역용 인체감지센서에 적용될 저 잡음 송수신기 설계 방법을 제안 하였다. 제안된 송수신기에는 기존 송수신기의 출력 신호가 수신 단으로 유입되는 것을 줄이기 위한 회로가 추가되었다. 잡음 제거회로는 분배기와 $90^{\circ}$위상 천이기를 포함하는 Hittite HMC908LC5(I/Q down converter)가 사용되었다. 송수신기 회로와 안테나는 CST MWS를 사용하여 시뮬레이션 하였고 FR-4 기판(h=1.0mm, ${\varepsilon}_r$=4.4)을 사용하여 제작하였다. 설계된 안테나의 특성이 인체감지용 센서에 사용되기에 적합하며 제안된 송수신기와 기존에 사용되고 있는 송수신기의 출력 특성을 비교 한 결과 동등한 특성을 얻었다.

• 한국전자파학회논문지
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• 제14권2호
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• pp.148-156
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• 2003

본 논문은 3 GPP 규격을 바탕으로 한 W-CDMA UE 시스템의 RF 성능관련 내용을 다루고 있으며 송수신 파라미터를 RF 성능관점에서 유출하였다. 최적의 UE성능을 얻기 위해 송신기에 대해서는 ACLR, EVM, 피크코드영역 에러, 스펙트럼 방사 마스크, 주파수 오차 안정도, 송신전력제어 범위와 같은 성능 요구사항을 고찰하였고 수신기에 대해서는 수신 감도, 블록킹 특성, 잡음지수, 인접채널 선택도, 수신 ACC 범위 등이 고려되었다. 요구된 파라미터들을 근거로 UE RF 트랜시버를 구현하였고 실제 측정 시나리오에 따라서 RF 성능평가를 수행하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.142-147
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• 2003

비 GMDSS 선박들의 해난사고를 최소화할 수 있는 경제적이고 실용적인 해상안전통신 체계를 구축하기 위하여 새로운 무선중계기의 설계에 대한 연구이다. 소형어선에서 많이 사용하고 있는 SSB 무선전화기에서 긴급한 경우에 사용하는 비상주파수를 수신하면 VHF 무선주파수로 변환하여 송신하고, 역으로 VHF 무선전화 주파수를 SSB 무선주파수로 변환하는 SSB/VHF 쌍방향 중계장치를 모델링하여 해상에서 SSB 무선전화기를 탑재한 선박과 VHF 무선전화기를 탑재한 선박간에 서로 긴급한 통신을 가능하게 하는 새로운 해상안전통신 체계를 구성하는 방안을 제시한다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1326-1331
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• 2001

본 논문에서는 데이터 전송용 특정 소출력 무선국용 무선기기의 송수신판의 회로를 설계하고 제작하여 특성을 측정 하였다. 주파수 대역은 424.7~424.95MHz이고, 반이중(Half Duplex Communication) 통신방식, PLL Synthesized, 20 채널1, 12.5kHz 채널 대역폭 그리고 FSK Modulation/Demodulation 방식을 사용하였다. 송신단은 저잡음 증폭기와 전력증폭기를 사용하여 10mW의 출력으로 설계하였고, 발생되는 스퓨리어스를 감쇄시키기 위해 저역통과필터와 공진 회로로 구성하였다. 수신단은 이중 변환방식을 사용하였다. 설계한 결과, 송신단의 출력은 9.71dBm, 스퓨리어스특성 47dBc 그리고 수신단은 감도가 -1130Bm에서 지터가 $\pm$12.3%로 나타났다.

• 한국통신학회논문지
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• 제31권1A호
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• pp.58-64
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• 2006

900 MHz 대역의 ISO-18000-6B형 표준의 수동형 RFID 리더용 트랜시버를 개발하였다. 송신부의 ASK 변조회로는 GaAs SPST 스위치를 이용하여 고속 저전력 변조 회로로 구성하였으며, 수신부에서는 이중 평형 믹서와 비교기를 이용하여 복조회로를 구성하였다. LO 신호에 대한 우수 고조파 성분들을 억압하고 수신기의 선형성을 향상시키기 위하여 연산 증폭기를 이용한 복조회로와 전압 플로워 및 비교기를 사용하여 회로의 복잡성을 개선하였다. 개발된 트랜시버는 $900{\sim}916\;MHz$ 대역에서 6 dBi의 상용 안테나를 사용하여 5 m의 인식 거리를 얻었다.

• 한국정보통신학회논문지
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• 제13권5호
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• pp.854-859
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• 2009

USN(Ubiquitous Sensor Network)을 이용한 많은 시범사업들이 진행되었으며, 최근에는 환경감시 분야에서 활용이 많은 관심을 받고 있다. USN의 센서노드로부터 정보를 획득하기 위해서는 RF 송수신기가 반드시 필요하다. 본 논문은 IEEE 802.15.4의 규격을 만족하면서 2.4GHz 대역에서 동작하는 센서노드용 RF 송수신기의 설계에 대해서 기술한다. 본 논문에는 구현하려는 송수신기의 구조와 IEEE 802.15.4의 요구 규격이 기술되어 있으며, 이 규격으로부터 도출된 RF 송수신기의 설계 파라미터로써 수신기의 잡음지수, 필터의 선택도, 주파수합성기의 위상잡음, 송신기의 선형성과 스펙트럼 마스크가 기술되어 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.791-794
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• 2003

The increasing computational capability of processors is driving the need for high bandwidth links to communicate and store the information that is processed. Such links are often an important part of multi processor interconnection, processor-to-memory interfaces and Serial-network interfaces. This paper describes a 0.11-${\mu}{\textrm}{m}$ CMOS 4 Gbp s/pin 3-Level transceiver using RSL/(Rambus Signaling Logic) for high bandwidth. This system which uses a high-gain windowed integrating receiver with wide common-mode range which was designed in order to improve SNR when operating with the smaller input overdrive of 3-Level. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by low pass effects of channel, process-limited on-chip clock frequency, and serial link distance. In order to detect the transmited 4Gbps/pin with 3-Level data sucessfully ,the receiver is designed using 3-stage sense amplifier. The proposed transceiver employes multi-level signaling (3-Level Pulse Amplitude Modulation) using clock multi phase, double data rate and Prbs patten generator. The transceiver shows data rate of 3.2 ~ 4.0 Gbps/pin with a 1GHz internal clock.