• Physical Therapy Rehabilitation Science
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• 제6권3호
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• pp.134-139
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• 2017

Objective: Dual-task interference is defined as decrements in performance observed when people attempt to perform two tasks concurrently, such as a verbal task and walking. The purpose of this study was to investigate the changes of gait ability according to the dual task interference in chronic stroke survivors. Design: Cross-sectional study. Methods: Ten chronic stroke survivors (9 male, 1 female; mean age, 55.30 years; mini mental state examination, 19.60; onset duration, 56.90 months) recruited from the local community participated in this study. Gait ability (velocity, paretic side step, and stride time and length) under the single- and dual-task conditions at a self-selected comfortable walking speed was measured using the motion analysis system. In the dual task conditions, subjects performed three types of cognitive tasks (controlled oral word association test, auditory clock test, and counting backwards) while walking on the track. Results: For velocity, step and stride length, there was a significant decrease in the dual-task walking condition compared to the single walking condition (p<0.05). In particular, higher reduction of walking ability was observed when applying the counting backward task. Conclusions: Our results revealed that the addition of cognitive tasks while walking may lead to decrements of gait ability in stroke survivors. In particular, the difficulty level was the highest for the calculating task. We believe that these results provide basic information for improvements in gait ability and may be useful in gait training to prevent falls after a stroke incident.

• 공학교육연구
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• 제2권1호
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• pp.10-16
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• 1999

본 논문에서는 인터넷을 이용한 디지탈 논리회로 설계 및 모의실험실습을 위한 교육용 소프트웨어 패키지(DVLab)를 개발하였다. 개발된 패키지는 디지탈 조합/순차회로는 물론 마이크로콘트롤러 응용회로까지 설계하고 시뮬레이션할 수 있는 모듈, 브레드보드 시뮬레이터 모듈, 실험항목별 이론 강의를 위한 모듈, 보고서 작성 및 보고서 자동검사 모듈 등을 포함하고 있다. 개발된 모든 모듈들은 독립적인 응용 프로그램으로 뿐만 아니라 인터넷을 이용한 사용이 가능하며, 특히 시뮬레이터 모듈의 경우 실시간 클럭 제공, 설계회로도 상에서 직접 소자의 출력값 확인, 논리값 변화 기록 기능, 설계회로 복사 방지 기능, 다양한 논리회로 소자뿐만 아니라 LED, buzzer등과 같은 시각적, 청각적 소자 제공 등의 특징을 가진다. 또한 개발된 교육용 패키지를 이용한 디지탈 논리회로 실험실습 과목의 학습 모형을 제시하였다.

• 대한가정학회지
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• 제33권6호
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• pp.245-253
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• 1995

The purpose of this study was to investigate the fatty acid composition and the rancidity of commercial deep-fat fried foods in Kangreung. the 7 kinds of samples were purchased form snack corners in 3 markets at AM 10 and PM 6 o'clock. The acid value, peroxide value and TBA value of the deep-fat fried foods were determined and the fatty acid composition were analyzed. The range of acid value was 0.45∼1.79, that of peroxide value was 1.24∼8.64meq/㎏,and that of TBA value was 12∼140 in all samples. There was significant difference in most of all samples by purchasing time and kinds of samples. But there was not specific tendency by purchasing times in each sample. Most of the acid value, peroxide value and TBA value of the samples fried with meats or sea foods showed higher value than the that of samples fried with vegetables or seaweeds. The fatty acid composition of the total lipids in the deep-fat fried foods were similar to one another. The major fatty acids were linoleic acid(C18 : 2) , oleic acid(C18 : 1) in order of content. Minor fatty acids were palmitic acid(C16 :0), linolenic acid(C18 : 3), stearic acid (C18 : 0) in order of content. the P/S ratio was the range of 2.12/1∼4.71/1 and the that of the samples fried with meats was the highest among samples. so there was the same tendency in this result between the chemical properties(acid value, peroxide value, TBA Value) and fatty acid composition. As a result of acid value and peroxide value in this study, the commercial deep-fat fried foods in Kangreung was safety.

• 한국전자파학회논문지
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• 제14권1호
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• pp.8-13
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• 2003

본 논문에서는 이동통신 품질 보호를 위한 주파수 1 GHz CISPR 허용기준 설정의 적정성을 조사하였으며, 주파수 1 GHz 이상의 장해파 측정에 있어 최대값 추출의 정확성을 높이기 위해 사전 시험에 이용될 수 있는 피시험체의 최적 회전 스텝 분해능에 대해 조사하였다. 마이크로 프로세스의 클럭속도 500 MHz 및 1.7 GHz인 퍼스널 컴퓨터를 피시험체로 측정한 결과, 클럭속도 500 MHz의 경우, 미국 표준과학연구원 Koepke 방식에 의해 추출된 최적 스텝 분해능은 40 개이었으며, 클럭속도 1.7 GHz 퍼스널 컴퓨터의 경우 스텝 분해능은 36개로 평가되었다. 완전 스캔(fully scan) 방식의 측정이 요구되는 기가헤르쯔 측정에서 회전 스텝 분해능에 대한 예측은 측정의 정확성뿐만 아니라 측정 시간을 상당히 단축시켜 줄 것이다.

• 한국전자파학회논문지
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• 제26권3호
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• pp.333-341
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• 2015

본 논문에서는 0.5~4 GHz 주파수 범위에서 낮은 위상잡음 특성을 갖는 광대역 고속 주파수 합성기 구조를 제안하였다. 광대역에서 빠른 동조 속도를 얻기 위해 DDS(Direct Digital Synthesizer)와 아날로그 직접 주파수 합성 기술을 적용하여 주파수 합성기의 출력을 합성하였다. 특히 낮은 위상잡음 특성을 확보하기 위해 DDS 구동에 필요한 2.4 GHz 클럭신호는 SPD(Sample Phase Detector)를 통해 100 MHz 기준 발진기 신호에 위상 고정된 2.4 GHz VCO(Voltage Controlled Oscillator)를 이용하여 발생시켰다. 그리고 광대역 주파수 합성기의 위상잡음 특성을 이론적으로 예측하고, 이를 측정결과와 비교하였다. 제작된 주파수 합성기의 위상잡음은 최고 주파수에서 -121 dBc @ 100 kHz 이하를 갖는다.

• 한국전산응용수학회:학술대회논문집
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• 한국전산응용수학회 2003년도 KSCAM 학술발표회 프로그램 및 초록집
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• pp.11-11
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• 2003

오늘날 단일 슈퍼컴퓨터로는 처리가 불가능한 거대한 문제들의 해법이 시도되고 있는데, 이들은 지리적으로 분산된 슈퍼컴퓨터, 데이터베이스, 과학장비 및 디스플레이 장치 등을 초고속 통신망으로 연결한 GRID 환경에서 효과적으로 실행시킬 수 있다. GRID는 1990년대 중반 과학 및 공학용 분산 컴퓨팅의 연구 과정에서 등장한 것으로, 점차 응용분야가 넓어지고 있다. 그러나 GRID 같은 분산 환경은 기존의 단일 병렬 시스템과는 많은 점에서 다르며 이전의 기술들을 그대로 적용하기에는 무리가 있다. 기존 병렬 시스템에서는 주로 동기 알고리즘(synchronous algorithm)이 사용되는데, 직렬 연산과 같은 결과를 얻기 위해 동기화(synchronization)가 필요하며, 부하 균형이 필수적이다. 그러나 부하 균형은 이질 클러스터(heterogeneous cluster)처럼 프로세서들의 성능이 서로 다르거나, 지리적으로 분산된 계산자원을 사용하는 GRID 환경에서는 이기종의 문제뿐 아니라 네트워크를 통한 메시지의 전송 지연 등으로 유휴시간이 길어질 수밖에 없다. 이처럼 동기화의 필요성에 의한 연산의 지연을 해결하는 하나의 방안으로 비동기 반복법(asynchronous iteration)이 나왔으며, 지금도 활발히 연구되고 있다. 이는 알고리즘의 동기점을 가능한 한 제거함으로써 빠른 프로세서의 유휴 시간을 줄이는 것이 목적이다. 즉 비동기 알고리즘에서는, 각 프로세서는 다른 프로세서로부터 갱신된 데이터가 올 때까지 기다리지 않고 계속 다음 작업을 수행해 나간다. 따라서 동시에 갱신된 데이터를 교환한 후 다음 단계로 진행하는 동기 알고리즘에 비해, 미처 갱신되지 않은 데이터를 사용하는 경우가 많으므로 전체적으로는 연산량 대비의 수렴 속도는 느릴 수 있다 그러나 각 프로세서는 거의 유휴 시간이 없이 연산을 수행하므로 wall clock time은 동기 알고리즘보다 적게 걸리며, 때로는 50%까지 빠른 결과도 보고되고 있다 그러나 현재까지의 연구는 모두 어떤 수렴조건을 만족하는 선형 시스템의 해법에 국한되어 있으며 비교적 구현하기 쉬운 공유 메모리 시스템에서의 연구만 보고되어 있다. 본 연구에서는 행렬의 주요 고유쌍을 구하는 데 있어 비동기 반복법의 적용 가능성을 타진하기 위해 우선 이론적으로 단순한 멱승법을 사용하여 실험하였고 그 결과 순수한 비동기 반복법은 수렴하기 어렵다는 결론을 얻었다 그리하여 동기 알고리즘에 비동기적 요소를 추가한 혼합 병렬 알고리즘을 제안하고, MPI(Message Passing Interface)를 사용하여 수원대학교의 Hydra cluster에서 구현하였다. 그 결과 특정 노드의 성능이 다른 것에 비해 현저하게 떨어질 때 전체적인 알고리즘의 수렴 속도가 떨어지는 것을 상당히 완화할 수 있음이 밝혀졌다.

• 대한토목학회논문집
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• 제37권2호
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• pp.459-466
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• 2017

최근 지자체 및 한국농어촌공사가 관할하는 저수지의 붕괴가 빈번하게 발생하고 있다. 최근의 사례로, 축조된 지 70년 이상의 노후된 농업용 저수지인 경북 영천시 소재의 괴연저수지가 2014년 08월 21일 9시경 집중호우로 인하여 여수로를 중심으로 붕괴되었다. 본 연구에서는 괴연저수지의 붕괴상황을 DAMBRK 모형을 통하여 재현하였다. 그리고 DAMBRK 모형에서 분석된 댐붕괴 유출량으로 침수범람도를 작성하였다. 괴연저수지 붕괴 당시 무인항공기로 촬영한 침수사진과 비교하여 괴연저수지의 붕괴 지속기간과 붕괴유출량을 추정하였다. 본 연구 결과는 괴연저수지와 같이 저수지 붕괴가 발생할 경우, 하류 지역에 대한 침수피해 예측에 활용할 수 있을 것으로 기대된다.

• 한국환경과학회지
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• 제27권8호
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• pp.723-735
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• 2018

In this study, to investigate an optimal configuration method for the modeling system, we performed an optimization experiment by controlling the types of compilers and libraries, and the number of CPU cores because it was important to provide reliable model data very quickly for the national air quality forecast. We were made up the optimization experiment of twelve according to compilers (PGI and Intel), MPIs (mvapich-2.0, mvapich-2.2, and mpich-3.2) and NetCDF (NetCDF-3.6.3 and NetCDF-4.1.3) and performed wall clock time measurement for the WRF and CMAQ models based on the built computing resources. In the result of the experiment according to the compiler and library type, the performance of the WRF (30 min 30 s) and CMAQ (47 min 22 s) was best when the combination of Intel complier, mavapich-2.0, and NetCDF-3.6.3 was applied. Additionally, in a result of optimization by the number of CPU cores, the WRF model was best performed with 140 cores (five calculation servers), and the CMAQ model with 120 cores (five calculation servers). While the WRF model demonstrated obvious differences depending on the number of CPU cores rather than the types of compilers and libraries, CMAQ model demonstrated the biggest differences on the combination of compilers and libraries.

• 한국정보전자통신기술학회논문지
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• 제10권4호
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• pp.304-310
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• 2017

본 논문은 자율주행자동차가 곡선 주행 차로를 따라 주행 경로를 인지하고 경로 제어가 가능하도록 하기 위한 IPM 기반의 차선 검출기 구조에 대해 제안하고 RTL (Register Transfer Level) 기반의 회로 구현 결과에 대해 설명한다. 제안한 회로 구조는 곡률이 심한 차선에 대해 높은 정확도를 보장하기 위해 역투영 정합 영상을 Near/Far 영역으로 구분하여 허프 변환과 차선의 후보 영역 검출 연산을 적용한다. 자율주행자동차의 경우 다양한 알고리즘을 탑재해야 하므로 임베디드 시스템에서 차선 인식기의 시스템 자원 사용량을 줄이기 위해 차선 인식에 사용하는 영상 데이터 및 각종 파라미터 데이터에 대해 메모리 접근 회수를 최소화하는 방법을 제안하였다. 제안한 회로는 Xilinx Zynq XC7Z020에서 LUT 16%, FF 5.9%, BRAM 29%의 FPGA 자원 점유율을 보였으며 100MHz 클럭에서 Full-HD ($1920{\times}1080$) 영상을 초당 42장 처리 가능한 성능을 갖고 약 96% 차선 인식률을 보인다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.110-116
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• 2016

본 논문에서는 디지털 임피던스 보정 회로와 이퀄라이저 회로를 가진 1.2V 5Gb/s SLVS 차동 송신단을 제안한다. 제안하는 송신단은 4-위상 출력 클록을 갖는 위상 고정 루프, 4-to-1 직렬변환기, 레귤레이터, 출력 드라이버, 그리고 신호보존성을 향상하기 위한 이퀄라이저 회로를 포함한다. 또한, built-in self-test를 위해 pseudo random bit sequence 발생기를 함께 구현한다. 제안하는 SLVS 송신단은 80mV에서 500mV의 차동 출력 전압범위를 지원한다. SLVS 송신단은 1.2V의 공급전압을 가지는 65nm CMOS공정을 이용하여 구현한다. 측정된 5Gb/s SLVS 송신단의 peak-to-peak 시간 지터는 46.67ps이며, 전력소모는 1.88mW/Gb/s이다.