• Journal of Communications and Networks
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• 제11권4호
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• pp.350-358
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• 2009

In a wireless sensor network (WSN) setting, this paper presents a distributed decision-making framework and illustrates its application in an online structural health monitoring (SHM) system. The objective is to recover a damage severity vector, which identifies, localizes, and quantifies damages in a structure, via distributive and collaborative decision-making among wireless sensors. Observing the fact that damages are generally scarce in a structure, this paper develops a nonlinear 0-norm minimization formulation to recover the sparse damage severity vector, then relaxes it to a linear and distributively tractable one. An optimal algorithm based on the alternating direction method of multipliers (ADMM) and a heuristic distributed linear programming (DLP) algorithm are proposed to estimate the damage severity vector distributively. By limiting sensors to exchange information among neighboring sensors, the distributed decision-making algorithms reduce communication costs, thus alleviate the channel interference and prolong the network lifetime. Simulation results in monitoring a steel frame structure prove the effectiveness of the proposed algorithms.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.181-186
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• 2009

This paper presents an efficient synchronizer architecture using a common autocorrelator for Digital Video Broadcasting via Satellite, Second generation (DVB-S2). To achieve the required performance under the worst channel condition and to implement the efficient H/W resource utilization of functional synchronization blocks, we propose a new efficient common autocorrelator structure. The proposed architecture can decrease about 92% of multipliers and 81% of adders compared with the direct implementation. Moreover, the proposed architecture has been thoroughly verified in XilinxTM Virtex IV and R&STM SFU (Signaling and Formatting Unit) broad-cast test equipment.

• 한국통신학회논문지
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• 제28권11B호
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• pp.965-971
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• 2003

본 논문에서는IEEE802.11a 표준 무선 랜(WLAN) 시스템에 적용하기 위한 시간동기(timing synchronization) 검색시스템을 제안한다. IEEE802.11a표준을 이용한 WLAN에서는 수신된 신호와 상관계수들과의 상호상관을 이용하여 시간동기를 검색하는데, 이때 수신단의 시간동기를 위한 상관기의 상관계수는 짧은 훈련심볼(short training symbol)을 사용한다. 본 논문에서 제안하는 시스템에서는 시간동기시스템의 복잡도를 줄이기 위해 상관기의 상관계수를 2$^{i}$ 형태를 가지는 값들로 양자화 하여 사용한다(i는 정수값). 2$^{i}$ 형태의 양자화 값을 사용하면, 상관기를 구성하는 기능 중 곱셈기능을 i-비트 쉬프터(i-bit shifter)를 이용하여 단순화시킬 수 있다. 본 논문에서는 i-비트 쉬프터와 덧셈기로 구성된 상관기를 이용한 시간동기 시스템의 성능을 검토하기 위해, 백색 가우시안 잡음(AWGN)과 레일레이 페이팅(Rayleigh fading) 채널 하에서 기존 방식들과의 성능을 비교하였다. 본 연구에서 제안한 방식과 기존 방식을 비교한 결과 기존 방식과 비슷한 성능을 유지하면서도. 기존 방식에 비 해 90%가량의 하드웨어 복잡도 감소 효과가 있음을 확인하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.64-72
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• 2012

주파수 옵셋 보상, 프레임 동기화, Timing Recovery를 포함하는 동기화는 모든 유/무선 통신 시스템에서 가장 중요한 신호 처리 블록이다. 대부분의 통신 시스템에서는 Training sequences 또는 프리앰블을 기반으로하는 동기화 방법이 사용된다. IEEE에서 제정한 802.11a/g/n의 무선랜 표준은 OFDM 시스템을 기반으로 한다. OFDM 시스템은 주파수와 타이밍 동기화 에러에 대해서 싱클캐리어 시스템보다 더 민감한 것으로 알려져 있다. 프레임의 시작점과 OFDM 심볼 및 훈련심볼의 시작점은 상관관계를 이용하여 추정될 수 있다. 상관관계를 처리 기능을 하는 블록은 일반적으로 많은 수의 곱셈기로 인하여 큰 복잡도를 갖게 된다. 본 논문에서는 IEEE 802.11a/g/n 시스템을 위한 훈련심볼 내의 심볼값이 반복되는 특성을 활용한 복잡도가 현저히 낮은 동기화 기법을 제안한다. 시뮬레이션과 구현결과 제안된 기법이 기존의 방법보다 성능저하는 없는 반면 훨씬 적은 복잡도를 갖는 결과를 보여준다.

• 한국통신학회논문지
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• 제29권5C호
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• pp.726-736
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• 2004

본 논문에서는 타원곡선 암호 시스템을 위한 스칼라 곱셈기를 유한체 GF(2$^{l63}$)상에서 구현하였다. 스칼라 곱셈기는 stand basis를 기반으로 비트-시리얼 곱셈기와 나눗셈기로 구성되어 있으며 이 가운데 가장 많은 시간을 필요로 하는 나눗셈의 효율적인 연산을 위해 확장 유클리드 알고리즘 기반의 새로운 나눗셈 알고리즘을 제안하였다. 기존의 나눗셈기들이 가변적인 데이터 종속성으로 인해 제어 모듈이 복잡해지며 처리 속도가 느린 것에 비해 새로이 제안하는 나눗셈 알고리즘은 입력신호의 크기에 독접 적인 2-bit의 제어 신호만을 필요로 하기 때문에 기존의 나눗셈기에 비하여 하드웨어 사이즈 및 처리 속도면에서 유리하다. 또한 제안하는 나눗셈기의 연산 모듈은 규칙적인 구조를 가지고 있어 입력 신호의 크기에 따라 확장이 용이하다. 새로운 스칼라 곱셈기는 삼성전자 0.18 um CMOS 공정으로 합성하였을 경우 60,000게이트의 하드웨어 사이즈를 가지며 최대 250MHz까지 동작이 가능하다. 이 때 데이터 처리속도는 148kbps로 163-bit 프레임당 1.1㎳ 걸린다. 이러한 성능은 디지털 서명, 암호화 및 복호화 그리고 키 교환 등에 효율적으로 사용될 수 있을 것으로 여겨진다.다.

• 정보보호학회논문지
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• 제12권2호
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• pp.21-34
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• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.