• 한국정보처리학회논문지
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• 제6권6호
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• pp.1635-1645
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• 1999

본 논문에서는 아키텍춰-수준에서 타이밍 최적화를 효과적으로 수행하기 위한 지능적인 재합성 기술에 대하여 연구하였다. 구체적으로는 아키텍춰-수준에서 계층 구조를 가지는 회로 구조에 기존의 조합적 타이밍최적화 방법을 적용함으로써 발생하는 문제점을 해소시킬 수 있는 방법을 제시하였다. 접근 방법은 우선 설계자가 설계한 계층 구조를 유지시키는 방법으로 기존의 retiming 방법과 peripheral retiming 방법을 응용하여 서브컴퍼넌트 내 조합논리회로 부분을 확대하는 방법을 이용한다. 이와 같은 방법이 좋은 결과를 가져오지 못할 때 다른 접근 방법으로서 기존의 서브컴퍼넌트들로 이루어지는 경제를 새로운 경계를 가지는 새로운 서브컴퍼넌트들로 변형시켜 서브컴퍼넌트들 각각의 독립적인 타이밍최적화로 전체 회로에 대한 타이밍최적화를 이끌어 낼 수 있도록 한다. 본 논문은 아키텍춰-수준에서 계층적 구조를 가지는 회로에 대한 새로운 접근을 시도하고 있는데, 회로가 크고 복잡해짐에 따라 설계자가 실제 회로를 대부분 서브컴퍼넌트화하여 계층적 구조를 가지도록 설계하는 것이 일반적인 상황에서 이의 효능성을 실험적으로 입증할 수 있다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.651-657
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• 2006

여기는 본 논문은 이동 에이전트의 안전한 수행을 보장하기 위한 TTS기반의 디지털 서명 실행 인증 기법을 제안한다. 즉 기존의 연구의 문제점인 처리과정에서 발생하는 시스템의 처리속도와 네트워크의 트래픽을 개선한다. 또한 효율적이고 안전한 이동 에이전트의 실행과 무결성을 보장하기 위해 디지털 서명을 이용한다. 디지털 서명은 합성함수와 공개키 기반의 암호화 알고리듬 그리고 해시함수를 이용한 인증서 체인을 한다. 그리고 디지털 서명의 인증서 체인을 이용할 경우, 공격자에 의해서 체인을 끊고 새로운 인증서를 생성하여 삽입하는 공격으로부터 안전하게 보호한다. 또한 공격자에 의해 정직한 호스트를 악의적으로 이용될 수 있는 위협으로부터 보호한다. 그리고 컴퓨터 실험을 통해 인증서 처리에 대한 시스템의 처리속도와 실시간 처리를 분석한다. 이러한 분석을 통해서 시스템의 오버헤드와 네트워크의 트래픽에 대한 효율성을 증명한다.

• 한국통신학회논문지
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• 제29권9C호
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• pp.1337-1344
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• 2004

본 논문에서는 적응 다중 전송율을 갖는 광대역 음성부호화기인 AMR-WB 의 알고리즘을 분석하고, TI사의 고정소수점 DSP인 TMS320C6201를 이용한 실시간 구현 결과를 제시한다. AMR-WB 음성부호화기는 두 가지 대 역으로 분리된 신호가 독립적으로 부호화되며, 저대역 신호는 ACELP 방식으로、 고대역 신호는 잡음 여기신호와 선형예측 합성필터를 사용하는 방식으로 각각 합성된다. 구현된 AMR-WB 음성부호화기는 프로그램 메모리와 데이터 메모리가 각각 218 kbytes, 92kbytes의 크기를 가지며 , 한 프레임인 20 ms를 처리하는데 평균 920,267 정도의 클릭 수가 사용되어 약 5.75 ms의 시간이 소요 되였다. 또한, DSP로 구현한 AMR-WB 음성부호화기의 결과와 PC에서 시뮬레이션 한 결과가 서로 일치함을 확인하였다.

• 디지털융복합연구
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• 제14권11호
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• pp.249-255
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• 2016

노인 음성은 연령에 따른 호흡, 발성, 공명 등의 생리적 변화에 의하여 다량의 잡음이 발생된다. 따라서 노인 음성으로 음성인식 및 합성, 분석 소프트웨어등과 같은 융복합 헬스케어 기기를 동작시키고자 할 때, 성능을 저하시키는 결과를 야기한다. 그러므로 노인 음성을 분석하여 그들의 목소리로 다양한 헬스케어 기기를 잘 운영할 수 있는 위한 연구 개발이 필요하다. 따라서 본 연구는 노인 음성 잡음을 고려하여 기존의 대칭 구조 고차 미분 에너지 함수를 이용하여 노인 음성에서의 음성 구간 검출 알고리즘을 연구하였으며, 자기상관함수와 AMDF 방법과 비교하여 노인 음성에서의 음성 구간 검출에 보다 우수한 성능을 가지는 것을 확인하였다. 본 논문에서 제시하는 음성 구간 검출 알고리즘은 노인을 위한 음성 인터페이스에 적용함으로써 노인들의 스마트 기기에의 접근성을 높이고, 더 나아가 노인들을 위한 융복합 웨어러블 디바이스 성능 개선 및 다양한 개발이 가능할 것으로 전망한다.

• 한국콘텐츠학회논문지
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• 제15권2호
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• pp.31-39
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• 2015

2D-to-3D 비디오 변환 기술은 2D 비디오 속에 내재하는 깊이 단서를 이용하여 스테레오 영상을 생성함으로써 2D 비디오에 3D 효과를 부여한다. 이 기술은 완전한 3D 비디오 시대로 가는 과도 기간 동안 3D 콘텐츠의 부족문제를 해결할 수 있는 유용한 기술이다. 본 논문은 2D-to-3D 비디오 변환의 저 복잡도 구현을 위한 새로운 깊이 생성 방안을 제시한다. 제안 기법에서는 전역 깊이의 시방향 일관성을 위하여 패턴 기반의 전역 깊이 생성 기법을 제안하였다. 뿐만 아니라 객체 영역의 3D 입체감 개선을 위한 저 복잡도의 객체 깊이 개선 알고리즘도 추가적으로 제시하였다. 실험을 통해 제안 알고리즘이 복잡도와 주관적 화질 측면에서 기존 방식들에 비해 우수한 성능을 나타냄을 보인다.

• 전자공학회논문지SC
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• 제42권6호
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• pp.9-14
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• 2005

본 논문은 특이시스템과 곱셈형 섭동을 가지는 제어기에 대한 비약성 $H_{\infty}$ 제어기 설계 알고리듬을 제안한다. 제어기가 존재할 조건과 비약성 $H_{\infty}$ 제어기 설계 방법 및 제어기에서의 비약성 척도를 선형행렬부등식 접근방법으로 제안한다. 또한, 특이치 분해와 변수치환 및 슈어 여수정리를 이용하여 구한 충분조건은 구하고자 하는 모든 변수의 견지에서 볼록최적화(convex optimization)가 가능한 하나의 선형행렬부등식으로 변형된다. 따라서, 제안한 비약성 $H_{\infty}$ 제어기는 점근적 안정성과 폐루프 특이시스템의 $H_{\infty}$ 노옴 유계 및 제어기의 곱셈형 섭동에 대한 안정성을 보장한다. 또한, 제안한 알고리듬을 이용하면 변수 불확실성을 가지는 특이시스템에 대한 강인 비약성 $H_{\infty}$ 제어기 설계 문제에도 쉽게 확장됨을 보인다. 마지막으로, 수치예제를 통하여 제안한 알고리듬의 타당성을 검증한다.

• 전자공학회논문지SC
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• 제39권6호
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• pp.9-19
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• 2002

로봇 제어에서 로봇 핸드가 환경과 접촉하는 상황에서는 위치제어와 힘 제어를 동시에 필요로 한다. 그것을 구현하는 알고리즘 즉, 순응성 제어, 힘 제어, 하이브리드 힘/위치 제어, 임피던스 제어 등의 많은 제어기들이 발표되어 왔으나, 위치/힘 제어가 통합구조로 구성되어 있는 임피던스 제어기가 최근에 많은 연구들을 통하여 가장 효율적인 알고리즘으로 증명되고 있다. 고유 어드미턴스 제어기는 임피던스 제어기가 단순 변형된 것으로 속도 보상기와 힘 보상기로 구성되어 있으며, 로봇 핸드의 속도와 힘제어를 통합 구조로 수행한다. 어드미턴스 제어 방식은 이미 발표된 여러 논문에서 제어구조상의 장점이 확인된 바 있다. 본 논문에서는 고유 어드미턴스 제어기의 게인 파라미터 값을 시스템의 안정성을 확보하면서 결정하는 게인 튜닝 알고리즘을 설계하고, 그것을 실험용으로 제작한 1축 로봇 시스템에 적용하여 임의의 강성을 갖는 환경과의 접촉시에 발생 할 수 있는, 환경의 반작용 힘에 대해서 제어모터가 성공적으로 상호 작용하는 제어성을 실험한다. 또한, 1축 로봇 시스템에 쿨롱 마찰력을 가하여 로봇제어에 방해요소가 되는 외란의 영향에도 불구하고 고유 어드미턴스 제어기가 강인하게 대처함으로서 제어모터가 원하는 위치나 속도로 제어되는 것을 실험결과를 통하여 확인한다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.109-116
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• 2018

전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200 MHz로 예측되었다.

• 한국통신학회논문지
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• 제19권12호
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• pp.2364-2375
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• 1994

효율적인 인쇄체 한글 인식을 위하여 다중 최소평균 상관 에너지 필터를 제안하였다. 제안된 방법은 기존의 나무구조 알고리듬의 단점인 인식시스템의 방대함과 인식방법의 복잡함을 해결하였다. 오직 하나의 자음 MMACE 필터와 모음 MMACE 필터를 사용하여 완전한 한글을 인식하였다. 각 MMACE 필터는 24개의 자모음으로 합성된 4개의 K-tuple MACE 필터를 이용하여 다중화시켰다. 따라서 제안된 MMACE 필터의 필터평면과 상관분포 평면은 4개의 부평면으로 나누어 진다. 각 상관분포 부평면으로 한글 인식을 위한 코드를 얻었다. 얻어진 코드와 컴퓨터에 내장된 자모음을 인식하기 위한 진리표와 비교하였다. 일치하는 코드의 해당자모음을 찾아 출력상관평면상의 상관첨두 위치에 치환하면 완전한 한글을 인식할 수 있다. 컴퓨터 시뮬레이션과 광 실험을 통하여 제안된 MMACE 필터를 이용한 한글 인식 시스템의 높은 변별력을 확인하였다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.625-631
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• 2002

본 논문에서는 유한 필드 GF(2")상에서 모듈러 곱셈 A(x)B(x) mod G(x)를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2")상에서 MSB 우선 곱셈 알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후 FPGA 로 구현한다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L) 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다. 또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.