• 대한전자공학회논문지TC
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• 제39권12호
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• pp.513-519
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• 2002

본 논문에서는 고속 데이터 전송을 위한 OFDM(Orthogonal Frequency Division Multiplex) 시스템용 고속 FFT 프로세서를 제안한다 제안된 구조는 단일 메모리 구조를 채택하였으며 고속 연산을 위해 Radix-4 알고리즘과 메모리 뱅크 구조를 사용하였다. 또한, 버터플라이 출력이 입력 데이터의 위치에 저장되는 In-place 메모리 구조를 사용하여 메모리의 크기를 줄였다. 설계한 프로세서는 내부 데이터와 회전인자는 각 각 20 비트로 설계되었으며, 약 80dB의 SQNR 성능을 갖는다. 그리고 VHDL로 모델링한 후 삼성 0.5㎛ SOG 공정으로 합성하여 메모리를 제외한 전체 게이트 수가 98,325개를 보였으며 제안된 구조는 1,024-포인트부터는 기존의 파이프라인 구조보다 하드웨어 측면에서 이득을 가진다. 동작속도는 42MHz로 256-포인트 연산이 6㎲에 처리 가능한 구조로 HomePlug 표준안의 8.4㎲의 처리속도를 만족시킨다.

• 전자공학회논문지
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• 제49권9호
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• pp.183-195
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• 2012

본 논문에서는 동일한 크기의 지수를 갖는 십진 부동소수점 오퍼랜드의 가산 및 감산연산을 빠르게 하기 위해, 두 개의 데이터 경로를 가지는 십진 부동소수점 가산기를 제안한다. 제안된 십진 부동소수점 가산기는 L. K. Wang의 오퍼랜드 정렬 계획을 사용하지만 오퍼랜드의 지수 크기가 같을 경우 정밀도를 보장하는 범위 내에서 속도 향상을 위해 고속의 데이터 경로를 통해 연산한다. 제안된 가산기의 성능 평가를 위해 Design Compiler에서 SMIC사의 $0.18{\mu}m$ CMOS 공정 테크놀로지 라이브러리를 이용하여 합성하였다. 합성 결과 면적은 L. K. Wang의 가산기와 비교하여 8.26% 증가하였지만 전체 임계경로의 지연시간이 10.54% 감소하였다. 또한 같은 크기의 지수를 가지는 오퍼랜드를 연산할 때는 임계경로보다 13.65% 단축된 경로에서 연산을 수행하는 것을 확인하였다. 제안한 십진 부동소수점 가산기 구조는 동일 크기의 지수를 가지는 오퍼랜드의 비중이 2% 이상일 때 L. K. Wang의 가산기 구조 대비 효용성이 높다.

• 한국인터넷방송통신학회논문지
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• 제20권1호
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• pp.127-133
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• 2020

본 논문에서는 헤어스타일을 미리 확인하고 변경해 볼 수 있는 헤어 스타일링 지원 스마트 미러 개발을 다루었다. 이 서비스의 핵심 기능은 사용자가 원하는 헤어 이미지를 선택했을 때 해당 이미지를 사용자의 얼굴에 합성해 가상으로 헤어스타일링하는 기능이다. 헤어 이미지 합성 기능의 효용성을 확인하기 위해 기능 수행 상황에 따른 Haar-cascade 알고리즘의 안면인식 성공률 측정 실험을 진행했다. 실험을 통해 피실험자의 두 눈과 눈썹이 모두 보이는 상황에서 95%의 확률로 안면인식이 성공하며 가장 높은 성공률을 보인다는 것을 확인했다. 피실험자의 양쪽 눈썹이 모두 보이지 않거나 한쪽 안구가 가려진 상황에서는 각각 50%, 0%의 안면인식 성공률을 보인다는 것을 확인했다.

• 한국전자파학회논문지
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• 제29권8호
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• pp.624-631
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• 2018

위성 탑재체 합성 개구면 레이다(synthetic aperture radar: SAR) 시스템에서는 다양한 SAR 성능 변수의 제약조건을 충족하기 위해 안테나의 요구되는 특성을 분석하여야 한다. 본 논문에서는 결함 안테나 소자 존재 시 위성 SAR 안테나 빔 패턴을 최적화함으로써 SAR 시스템 성능변수를 최적화를 수행한다. SAR 시스템 성능변수 제약조건에 맞는 마스크 패턴을 설계한 후, 입자 군집 최적화(particle swarm optimization: PSO) 기법을 통해 마스크 패턴에 들어맞는 안테나 패턴 최적화 재합성을 수행한다. 시뮬레이션에서는 실제 위성 SAR 시스템 성능변수를 기반으로 안테나 빔 패턴 재합성을 수행하여 제안한 알고리즘의 성능을 확인한다.

• 한국항공우주학회지
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• 제30권4호
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• pp.106-113
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• 2002

인공위성에서 위성 구조체의 임무는 위성체의 모든 부품을 제반 환경조건 하에서 안전하게 지지하는 것이다. 위성 구조체의 안전성은 위성체 및 발사체 모델의 결합 및 하중함수로 표현되는 발사하중을 부가한 연성하중해석을 통해 최종적으로 검증된다. 본 연구에서는 구조체 무게의 감소를 위해, 발사하중상태 하에의 위성구조에 대해 직접 최적화알고리듬을 적용하였다. 위성 구조부재의 손상여부의 판단을 위한 가속도 반응은 연성하중해석의 결과를 바탕으로 얻었다. 최적화 결과, 구조부재 중량은 약 12%의 감소를 보였으며, 하니콤 심재의 두께가 성능에 크게 기여함을 알 수 있었다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2007년도 추계 종합학술대회 논문집
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• pp.27-29
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• 2007

도심지의 공간을 대부분 차지하고 있는 건물의 높이는 지상의 기준점으로 부터의 상대적인 수직거리로 산정하여 3차원의 정보이다. 그러나 지형도의 등고선으로는 알 수 없는 높이이므로 도심지의 스카이 라인이나 건물의 높이 등은 지도에 누락되어 실제적으로 도시계획과 공간 정보를 구축하기 위하여 별도의 측량을 실시하여야 한다. LIDAR는 레이저 스캐너를 항공기에 장착하여 레이저 펄스를 지표면에 주사하고 반사된 레이저 펄스의 도달 시간을 관측함으로써 반사 지점의 공간위치 좌표를 계산해 지표면에 대한 정보를 추출하는 측량기법으로 최근 새로운 지형정보 획득수단으로 부각되고 있다. 이러한 레이저 스캐닝은 센서와 지표면까지의 거리 및 방향을 관측하여 지표면 상의 표고점에 대한 3차원 좌표를 결정한다. 따라서 본 연구에서는 도심공간의 빌딩 및 지형지물에 관한 고밀도의 LiDAR 데이터를 수집하여 건물 중심을 설정하여 건물경계를 추출하여 3차원의 도심 빌딩을 보다 정확하게 생성할 수 있도록 하였다.

• 한국항행학회논문지
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• 제20권3호
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• pp.218-225
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• 2016

일반적으로 알려진 GPS 항재밍 기술로는 재밍 방향에 대한 감쇄효과를 얻는 널 스티어링 (null steering)과 위성방향으로의 추가 합성이득을 얻는 빔 스티어링 (beam steering) 방식이 있다. 이 신호처리 알고리즘을 소개하는 문헌에 의하면, 수학 공리에 따라 동시처리 가능한 재밍의 개수는 배열안테나 소자의 개수 N 에서 기준 안테나 1개를 제외한 N-1 개에 대해서만 유효하다는 표현을 하지만, 재머 배치나 비행체의 자세 그리고 둘 간의 상대적 배치 등 실질적인 운용 조건을 고려한 알고리즘 특성에 대한 분석은 알려져 있지 않다. 이에 본 논문에서는 4소자 및 7소자 표준 배열안테나가 적용된 항재밍 시스템을 모델링하여 비행체의 자세(수평, 수직)와 재머 배치, 그리고 안테나 소자 수를 고려한 두 항재밍 알고리즘(PM, LCMV)에 대한 성능 분석을 하였다. 결과적으로, 동일한 JSR 환경임에도 불구하고, 위성 신호와 재밍 신호 간 입사각이 상대적으로 큰 비행체의 수직 자세의 경우 수평 자세보다 약 10 dB 이상의 이득이 있음을 시뮬레이션을 통해 제시 하였다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.85-95
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• 2008

3D 그래픽 알고리즘은 특성상 방대한 양의 스트림 데이터에 대하여 복잡한 연산을 수행하여야 한다. 이러한 알고리즘을 하드웨어에서 신속하게 수행할 수 있는 버텍스 셰이더와 픽셀 세이더의 도입으로 그래픽 프로세서는 "소프트웨어 셰이더의 하드웨어화"라는 목표를 어느 정도 달성한 것처럼 보이지만, 여전히 Z-버퍼 기반이라는 특정 알고리즘의 틀에서 벗어나지 못하고 있다. 향후 그래픽 프로세서가 궁극적으로 추구하는 모델은 알고리즘에 독립적인 그리고 버텍스 셰이더와 픽셀 셰이더가 통합된 셰이더로 발전할 것이다. 본 논문에서는 프로그래머블 통합 셰이더 프로세서에서 고성능 3차원 컴퓨터 그래픽 영상을 지원하기 위한 멀티포트 레지스터 파일 모델을 설계하고 구현하였다. 설계한 멀티포트 레지스터 파일을 기능적 레벨에서 시뮬레이션을 하여 그 성능을 검증 하였으며, FPGA Virtex-4(xc4vlx200)에 직접 구현하여 하드웨어 리소스 사용율과 속도를 확인 하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.124-130
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• 2013

본 논문에서는 고성능 H.264/AVC 부호기 설계를 위해 낮은 연산 복잡도를 가지는 움직임 예측 알고리즘과 하드웨어 구조를 제안한다. 제안하는 움직임 예측 알고리즘은 주변 매크로블록들의 움직임 벡터와 방향성으로 유동적인 초기 탐색점과 탐색패턴으로 정확한 초기 탐색점을 설정한다. 주변 매크로블록들의 움직임 벡터를 사용하여 적은 수의 탐색점으로 움직임 예측이 가능하며, 적은 수의 탐색점으로 인해 연산량과 수행 사이클을 감소시킨다. 제안한 움직임 예측 하드웨어를 TSMC 0.18um CMOS 표준 셀 라이브러리 이용해 합성한 결과 217.92k 개의 로직 게이트로 구현되며 최대동작 주파수는 166MHz이다. 제안한 움직임 예측의 하드웨어 구조는 하나의 매크로 블록을 부호화 하는데 312사이클 소요되어 기존 하드웨어 구조대비 성능이 69% 향상됨을 확인하였다.