• 제목/요약/키워드: synchronization technique

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MDA/PSM상에서 퍼베이시브 서비스를 지원하는 닷넷 컴포넌트의 명세 및 생성 기법 (A Technique to Specify and Generate .NET Components in MDA/PSM for Pervasive Service)

  • 금득규;김수동
    • 한국정보과학회논문지:소프트웨어및응용
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    • 제34권7호
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    • pp.635-645
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    • 2007
  • 컴포넌트 기술은 재사용 가능한 컴포넌트를 조합하여 효율적으로 소프트웨어 시스템을 개발하기 위한 기술로 정착되어 왔으며, 마이크로소프트의 닷넷은 최근의 대표적 컴포넌트 기술 중의 하나이다. 모델기반 아키텍처(Model Driven Architecture, MDA)는 설계 모델을 점진적으로 변환하여 소프트웨어를 자동으로 생성하는 새로운 개발 방식이다. MDA에서 구조적 모델 변환은 성공적으로 적용되었으나, 동적모델과 퍼베이시브 서비스(Pervasive Services) 특히, 트랜잭션 서비스, 보안 서비스, 동기화 서비스, 객체 풀링 둥과 같은 기능에 대한 모델 변환은 부족하다 엔터프라이즈 애플리케이션 시스템은 다 계층 분산 아키텍처를 가지며 이러한 아키텍처에서 퍼베이시브 서비스는 필수적이다 닷넷 플랫폼은 코드상에서 애트리뷰트(Attribute) 코드를 명시함으로써 이러한 퍼베이시브 서비스를 지원하는 Component Object Model+ (COM+) 컴포넌트를 구현한 수 있다. 본 논문에서는 엔터프라이즈 시스템 개발에서 필수적인 퍼베이시브 서비스의 기능과 닷넷 컴포넌트 생성을 위한 요소를 명세화하여, 이를 UML 프로파일로 정의한다. 또한, 정의된 프로파일을 이용하여 .NET/C#용 플랫폼 종속적 모델(PSM)을 명세한 후 도구를 이용하여 코드를 자동 생성하는 기법을 제안한다. 본 논문에서 정의된 UML 프로파일은 Meta Object Facility(MOF)를 준수한 UML 도구 및 MDA 도구에서 사용이 가능하다. 또한, 제안한 방법을 사용할 경우 퍼베이시브 서비스 기능을 지원하는 .NET 컴포넌트를 쉽게 자동 생성할 수 있으며 높은 개발 생산성, 확장성, 이식성 및 유지보수성을 증가시킬 수 있다.

DDR SDRAM을 위한 저전압 1.8V 광대역 50∼500MHz Delay Locked Loop의 설계 (Design of Low Voltage 1.8V, Wide Range 50∼500MHz Delay Locked Loop for DDR SDRAM)

  • 구인재;정강민
    • 정보처리학회논문지A
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    • 제10A권3호
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    • pp.247-254
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    • 2003
  • 본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

SAAnnot-C3Pap: 반자동 주석화 방법을 적용한 연주 자세의 그라운드 트루스 수집 기법 (SAAnnot-C3Pap: Ground Truth Collection Technique of Playing Posture Using Semi Automatic Annotation Method)

  • 박소현;김서연;박영호
    • 정보처리학회논문지:소프트웨어 및 데이터공학
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    • 제11권10호
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    • pp.409-418
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    • 2022
  • 본 논문에서는 연주자 자세의 그라운드 트루스 획득을 위한 반자동 주석 방법인 SAAnnot-C3Pap를 제안한다. 기존 음악 도메인에서 2차원 관절 위치에 대한 그라운드 트루스를 획득하기 위하여 2차원 자세 추정 방법인 오픈포즈를 활용하거나 수작업으로 라벨링 하였다. 하지만 기존의 오픈포즈와 같은 자동 주석 방법은 빠르지만 부정확한 결과를 보인다는 단점이 있고, 사용자가 직접 주석을 생성하는 수작업 주석화의 경우 많은 노동력이 필요하다는 한계점이 있다. 따라서 본 논문에서는 그 둘의 절충 방안인 반자동 주석화 방법인 SAAnnot-C3Pap을 제안한다. 제안하는 SAAnnot-C3Pap은 크게 3가지 과정으로 오픈포즈를 사용하여 자세를 추출하고, 추출된 부분 중 오류가 있는 부분을 슈퍼바이즐리를 사용하여 수정한 뒤, 오픈포즈와 슈퍼바이즐리의 결과값을 동기화하는 과정을 수행한다. 제안하는 방법을 통하여 오픈포즈에서 발생하는 잘못된 2차원 관절 위치 검출 결과를 교정할 수 있었고, 2명 이상의 사람을 검출하는 문제를 해결하였으며, 연주 자세 그라운드 트루스 획득이 가능하였다. 실험에서는 반자동 주석 방법인 오픈포즈와 본 논문에서 제안하는 SAAnnot-C3Pap의 결과를 비교·분석한다. 비교 결과, 제안하는 SAAnnot-C3Pap는 오픈포즈로 잘못 수집된 자세 정보를 개선한 결과를 보였다.

나이테 분석법을 이용한 월악산 소나무 송진채취 시기 및 상처회복능력 조사 (Dating of Resin Collection from Korean Red Pine (Pinus densiflora) at Mt. Worak and Investigation on the Tree' s Healing Ability using the Tree-ring Analysis Method)

  • 이요섭;서정욱
    • 한국산림과학회지
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    • 제111권2호
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    • pp.242-250
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    • 2022
  • 나이테 분석법을 이용하여 과거 월악산에서 송진채취가 수행된 연도 및 계절을 밝혀 송진채취에 대한 정확한 역사를 밝히고, 송진채취로 생긴 상처의 자연 회복능력을 조사하는 것이 본 연구의 주요 목적이다. 송진채취 시기는 송진채취 상처부에서 획득된 나이테와 반대쪽 정상부에서 획득한 나이테로 작성된 연륜폭연대기를 상호 비교하는 방법으로 수행하였다. 연구를 위해 송진채취 상처를 가지고 있는 소나무 13본을 선발하였다. 상처회복능력 조사를 위해 선발된 13본 중 3본은 고사목이며, 송진채취 상처 피복 능력을 조사하기 위해 디스크 형태로 시료를 채취하였다. 표준연륜폭연대기와 상처부 나이테를 이용하여 작성된 개체별 연륜폭연대기들을 비교하고, 최외곽 나이테에서 관찰되는 목재세포를 실체현미경으로 확인한 결과, 연구지역에서의 송진채취는 1962년 봄부터 1975년 가을 사이에 수행되었다. 송진채취에 의한 상처는 42년 동안 접선방향으로 평균 15.8 cm 피복되었으며, 매년 평균 0.38 cm가 피복되었다. 본 연구를 통해 기록되지 않은 송진채취에 관한 정확한 시대정보와 소나무의 상처치유 능력이 확인되었다.

센서 노드 응용을 위한 저전력 8비트 1MS/s CMOS 비동기 축차근사형 ADC 설계 (Design of a Low-Power 8-bit 1-MS/s CMOS Asynchronous SAR ADC for Sensor Node Applications)

  • 손지훈;김민석;천지민
    • 한국정보전자통신기술학회논문지
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    • 제16권6호
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    • pp.454-464
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    • 2023
  • 본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.