• Bulletin of the Korean Chemical Society
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• 제22권8호
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• pp.903-908
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• 2001

The gene aeg-46.5, which is expressed under anaerobic condition, has putative triple -10 regions and four transcription start sites. The mRNA transcription level and its start point change depending on the aerobic/anaerobic growth condition. RNA polymerase and its regulatory proteins must choose which of three -10 region to use. The putative triple 10 region was mutated to make only one of them function with consensus -10 region sequence (TATAAT) and the other two as non-functional region. The results show that the second and third -10 regions are used for the aerobic/anaerobic expression. The third -10 region is responsible for the high aerobic to anaerobic switch ratio. This suggests that only the last two of the putative triple -10 region have functions on aeg-46.5 gene expression switch control. The phenotype of the mutated promoter was tested in the wild type cell and narL - cell. The results indicate that the control by NarL is independent from the selection of -10 region. The expression patterns on multi-copy plasmids and on single-copy chromosome were compared. These results show that the aerobic/anaerobic switch control of aeg-46.5 is through the choice of -10 region. The mechanism of choosing different -10 region remains to be seen.

• Progress in Superconductivity
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• 제5권1호
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• pp.13-16
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• 2003

In this work, we have studied about an RSFQ (Rapid Single Flux Quantum) switch element. The circuit was designed, simulated, and laid out for mask fabrication. The switch cell was composed of a D flip-flop, a splitter, a confluence buffer, and a switch core. The switch core determined if the input data could pass to the output. “On” and o“off” controls in the switch core could be possible by utilizing an RS flip-flop. When a control pulse was input to the “on” port, the RS flip-flop was in the set state and passed the input pulses to the output port. When a pulse was input to the “off” port, the RS flip-flop was in the reset state and prevented the input pulses from transferring to the output port. We simulated and optimized the switch element circuit by using Xic, WRspice, and Julia. The minimum circuit margins in simulations were more than $\pm$20%. We also performed the mask layout of the circuit by using Xic and Lmeter.

• 경영과학
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• 제10권1호
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• pp.139-156
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• 1993

Various ATM switches have been proposed since Asynchronous Transfer Mode (ATM) was recognized as appropriate for implementing broadband integrated services digital network (BISDN). An ATM switching network may be evaluated on two sides : traffic performances (maximum throughput, delay, and packet loss probability, etc.) and structural features (complexity, i.e. the number of switch elements necessary to construct the same size switching network, maintenance, modularity, and fault tolerance, etc.). ATM switching networks proposed to date tend to show the contrary characteristics between structural features and traffic performance. The Knockout Switch, which is well known as one of ATM switches, shows a good traffic performance but it needs so many switch elements and buffers. In this paper, we propose an input and output buffered Knockout Switch for the purpose of reducing the number of switch elements and buffers of the existing Knockout Switch. We analyze the traffic performance and the structural features of the proposed switching architecture through a discrete time Markov chain and compare with those of the existing Knockout Switch. It was found that the proposed architecture could reduce more than 40 percent of switch elements and more than 30 percent of buffers under a given requirement of cell loss probability of the switch.

• 한국통신학회논문지
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• 제22권6호
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• pp.1323-1333
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• 1997

In this paper, we propose an efficient architecture for a high-speed cell concentrator/distributor(HCCD) in an ATM(Asynchronous Transfer Mode) switch and by analyzeing the simulation results evaluate the performance of the proposed architecuture. The proposed HCCD distributes cells from a switch link to local processors, or concentrates cells from local processor s to a switch link. This design is to guarntee a high throughput for the IPC (inter-processor communication) link in a distributed ATM switching system. The HCCD is designed in a moudlar architecture to provide the extensibility and the flexibility. The main characteristics of the HCCD are 1) Adaption of a local CPU in HCCD for improving flexibility of the system, 2) A cell-baced statistical multiplexing function for efficient multiplexing, 3) A cell distribution function based on VPI(Virtual Path Identifier), 4) A bypassing capability for IPC between processor attached to the same HCCD, 5) A multicasting capability for point-to-multipoint communication, 6) A VPI table updating function for the efficient management of links, 7) A self-testing function for detecting system fault.

• 한국통신학회논문지
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• 제19권3호
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• pp.479-491
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• 1994

본 논문에서는 유한 크기의 출력 버퍼를 가진 ATM 스위치에서 셀 지연 요구와 셀 손실 요구를 고려한 2-레벨 임계치를 갖는 우선순위 제어 방식을 제안하였다. 본 논문에서 제안한 우선 순위 제어 방식은 유한크기를 가진 하나의 버퍼에서 두개의 임계치를 두어 손실에 민감한 셀에 대해서는 셀손실률을 개선하고, 지연에 민감한 셀에 대해서는 셀 지연 시간을 개선하는 방법이다. 본 방식에서는 우선순위 제어 방식을 이론적으로 구하고 수치해석을 통해 셀손실률과 평균셀지연을 구하였다. 셀의 서비스 품질 특성에 따라 두개의 임계치를 적절히 조절함으로써 셀손실률 또는 평균셀지연의 개설효과를 얻을 수 있음을 확실히 알 수 있다.

• 조명전기설비학회논문지
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• 제24권9호
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• pp.62-70
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• 2010

Fuel cell system which can solve the environmental problem is receiving attention. To use utility power necessary power conversion system from low voltage that is generated by fuel cell system. because fuel cell has special characteristic of low voltage high current. To improve PCS's efficiency the paralleling method is used. Available the method could reduce the switching loss. But the existing research could not be found optimal result and accompanying several effects. In this study analysis several effects causing the parallel method. The effects have been demonstrated through simulations and experiments.

• 한국통신학회논문지
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• 제23권5호
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• pp.1384-1396
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• 1998

본 논문에서는 ATM망에서 ABR (Available Bit Rate) 흐름제어를 위한 RR (Relative Rate) 스위치 알고리즘의 성능을 해석하였다. RR 스위치는 망의 폭주상황을 BRM (Backward Resource Management) 셀의 CI(Congestion Indication) 비트와 NI(No Increase) 비트를 이용하여 송신원에 전달하는 방식이다. 이러한 RR 스위치는 폭주 판단 (congestion detection)과 폭주 통지(congestion notification) 방법에 따라 여러 방식 으로 구현될 수 있다. 본 논문에서는 폭주 판단과 통지 방법에 따른 세 가지 방식의 RR 스위치 알고리즘의 구현 방식을 제안하고, 평형 상태에서 송신원의 ACR (Allowed Cell Rate)과 스위치의 큐 길이의 변화를 유체흐름 근사법(fluid flow approxim­a ation)을 이용하여 해석하였다. 이를 이용하여 RR 스위치에 대한 평형상태에서의 큐 길이의 최대값과 최소값에 대한 상.하한치를 유도하고, ABR 파라미터들의 변화에 따른 큐 길이의 영향을 분석하였다. 또한, 버퍼 고갈에 의한 링크 이용 효율의 저하와 버퍼 범람에 의한 셀 손실을 동시에 방지할 수 있는 RIF(Rate Increase Factor)와 RDF(Rate Decrease Factor) 파라미터의 선택영역을 제시하였다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.113-122
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• 2001

위성을 기반으로 하는 ATM 스위치에서 가장 중요하게 고려할 사항은 높은 수준의 셀 손실률을 만족함으로써 재전송을 피해야함과 on-board 프로세싱과 스위칭의 복잡도이다. ATM 스위치로 잘 알려진 스위치 중에 하나인 Knockout 스위치는 트래픽 성능 면에서 뛰어난 성능을 가지지만, 많은 스위치 구성요소와 버퍼를 필요로 한다. 이는 복잡도의 주요 원인이다. 제한된 입력단 버퍼의 추가는 만족할 만한 수준으로 셀 손실률과 복잡도를 줄이고 효과적인 위성 대역폭 사용에 기여할 수 있다. 본 논문에서는 기존에 제안된 스위치에 비하여 더 나은 셀 손실률을 가질 뿐만 아니라 더 적은 스위치 구성요소와 버퍼를 가짐으로써 복잡도를 낮춘다. 시뮬레이션을 한 결과, 제안된 구조는 기존에 제안되었던 스위치 구조에 비해 우수한 셀 손실률을 보여 주었으며, 스위치 구성요소를 최대 50%이상 줄이며 최대 50% 이상의 버퍼용량을 줄일 수 있다.

• 인터넷정보학회논문지
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• 제9권2호
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• pp.15-23
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• 2008

본 논문에서는 고효율을 유지하며 QoS를 보장하는 새로운 구조의 다중 입출력 버퍼링 방식의 스위치와 이 스위치에서 사용되는 새로운 중재 알고리즘인 Anti-Empty 알고리즘을 제안한다. 새로운 스위치 구조는 MIQ와 MOQ를 기본으로 하여 외부회선 속도와 동일한 속도를 가지는 버퍼를 사용하는 구조로 설계되었으며 기존 방식의 단점을 제거하고 QoS를 지원하기 위해 MOQ의 동작 방법에 새로운 방식을 도입하였다. 이로서 스위치 전체의 수율과 지연 등의 성능이 고 효율의 출력 버퍼형 스위치와 동일하면서 셀 손실이 없는 QoS를 지원하는 고속 스위칭을 보장한다.

• 한국통신학회논문지
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• 제21권11호
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• pp.2850-2861
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• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.