• 한국초전도학회:학술대회논문집
• /
• 한국초전도학회 2003년도 High Temperature Superconductivity Vol.XIII
• /
• pp.21-21
• /
• 2003

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2009년도 춘계학술대회 논문집
• /
• pp.335-336
• /
• 2009

• 한국초전도학회:학술대회논문집
• /
• 한국초전도학회 2009년도 Korea Superconductivity Society Meeting 2009
• /
• pp.56-56
• /
• 2009

• ETRI Journal
• /
• 제19권4호
• /
• pp.402-413
• /
• 1997

A CMOS device which has an extended heavily-doped amorphous silicon source/drain layer on the field oxide and an amorphous silicon local interconnection (ASLI) layer in the self-aligned source/drain region has been studied. The ASLI layer has some important roles of the local interconnections from the extended source/drain to the bulk source/drain and the path of the dopant diffusion sources to the bulk. The junction depth and the area of the source/drain can be controlled easily by the ASLI layer thickness. The device in this paper not only has very small area of source/drain junctions, but has very shallow junction depths than those of the conventional CMOS device. An operating speed, however, is enhanced significantly compared with the conventional ones, because the junction capacitance of the source/drain is reduced remarkably due to the very small area of source/drain junctions. For a 71-stage unloaded CMOS ring oscillator, 128 ps/gate has been obtained at power supply voltage of 3.3V. Utilizing this proposed structure, a buried channel PMOS device for the deep submicron regime, known to be difficult to implement, can be fabricated easily.

• 대한전기학회논문지:전기물성ㆍ응용부문C
• /
• 제51권3호
• /
• pp.134-140
• /
• 2002

Deep submicron NMOSFETs with elevated source/drain can be fabricated using self-aligned selective epitaxial growth(SEG) of silicon for enhanced device characteristics with shallow junction compared to conventional MOSFETs. Shallow junctions, especially with the heartily-doped S/D residing in the elevated layer, give hotter immunity to Yt roll off, drain-induced-barrier-lowering (DIBL), subthreshold swing (SS), punch-through, and hot carrier effects. In this paper, the characteristics of both deep submicron elevated source/drain NMOSFETs and conventional NMOSFETs were investigated by using TSUPREM-4 and MEDICI simulators, and then the results were compared. It was observed from the simulation results that deep submicron elevated S/D NMOSFETs having shallower junction depth resulted in reduced short channel effects, such as DIBL, SS, and hot carrier effects than conventional NMOSFETs. The saturation current, Idsat, of the elevated S/D NMOSFETs was higher than conventional NMOSFETs with identical device dimensions due to smaller sheet resistance in source/drain regions. However, the gate-to-drain capacitance increased in the elevated S/D MOSFETs compared with the conventional NMOSFETs because of increasing overlap area. Therefore, it is concluded that elevated S/D MOSFETs may result in better device characteristics including current drivability than conventional NMOSFETs, but there exists trade-off between device characteristics and fate-to-drain capacitance.

• 한국자기학회지
• /
• 제15권2호
• /
• pp.61-66
• /
• 2005

서브 마이크론 크기의 셀을 제조하기 위하여 종래의 방식인 전체시료구조를 증착한 후 이온밀링 방식으로 제조하는 대신에 Pt 스텐실 마스크 공정과 e-beam 리소 및 습식 식각 공정을 이용하여 배치형 submicron 셀을 lift-off 방식으로 제조하였다. $500nm{\times}500 nm,\;200nm{\times}300 nm$ 크기에 $CoFe(30 {\AA})/Cu(100{\AA})/CoFe(120{\AA}$) 3층 구조를 셀내에 증착하고 수직전류를 인가하여 자기저항 특성을 조사하였다. 자기저항 특성은 두 자성층의 보자력 차이를 이용하여 스핀의 반평형 구조를 유도하여 슈도 스핀밸브이며 각 셀의 크기에서 1.1, $0.8{\%}$의 자기저항비가 얻어졌다. 또한 전류인가에 따른 저항변화로부터 스핀전달 효과에 따른 스위칭 변화가 일어남을 확인하였으며, 이 구조에서 저항의 변화로부터 측정된 임계전류밀도는 약 $7.65{\times}10^{7}A/cm^2$였다.

• 한국초전도학회:학술대회논문집
• /
• 한국초전도학회 2006년도 High Temperature Superconductivity Vol.XVI
• /
• pp.48-48
• /
• 2006

• 진공이야기
• /
• 제2권2호
• /
• pp.17-23
• /
• 2015

Medium Energy Ion Scattering (MEIS) has been successfully used for ultrathin film analysis such as gate oxides and multilayers due to its single atomic depth resolution in compostional and structural depth profiling. Recently, we developed a time-of-flight (TOF) MEIS for the first time, which can analyze a $10{\mu}m$ small spot. Small spot analysis would be useful for test pattern analysis in semiconductor industry and various thin film technology. The ion beam damage problem is minimized due to its improved collection efficiency by orders of magnitude and the ion beam neutralization problem is removed completely for quantitative analysis. Newly developed TOF-MEIS has been applied for gate oxides, ultra shallow junctions, nanoparticles, FINFET structures to provide compositional and structural profiles. Further development for submicron spot analysis and applications for functional nano thin films and nanostructured materials are expected for various nanotechnology and biotehnology.

• 전자공학회논문지T
• /
• 제35T권1호
• /
• pp.7-13
• /
• 1998

Submicron급의 고집적 소자에서는 종래의 긴 채널 소자에서 생기지 않던 짧은 채널효과에 기인하는 2차원적인 영향으로 고온전자(hot carrier) 등이 발생하여 소자의 신뢰성을 저하시키는 요인이 되고 있어 이들의 발생을 최소화할 수 있는 다양한 형상의 소오스/드레인 구조가 연구되고 있다. 본 논문에서는 제작공정의 간략화, 소자규모의 미세화, 응답속도의 고속화에 적합한 소오스/드레인에 Schottky장벽 접합을 채택한 MOS형 트랜지스터를 제안하고, p형 실리콘을 이용한 소자의 제작을 통하여 동작특성을 조사하였다. 이 소자의 출력특성은 포화특성이 나타나지 않는 트랜지스터의 작용이 나타났으며, 전계효과 방식의 동작에 비하여 높은 상호콘덕턴스를 갖고 있는 것으로 나타났다. 여기서 고농도의 채널층을 형성하여 구동 전압을 낮게하고 높은 저항의 기판을 사용하므로서 드레인과 기판사이의 누설전류를 감소시키는 등의 개선점이 있어야 할 것으로 나타났다.

• 전자공학회논문지D
• /
• 제36D권5호
• /
• pp.21-28
• /
• 1999

Deep Submicron 영역에서 요구되는 고성능 소자로서 자기-정렬된 ESD(Elevated Source/Drain)구조의 MOSFET을 제안하였다. 제안된 ESD 구조는 일반적인 LDD(Lightly-Doped Drain)구조와는 달리 한번의 소오스/드레인 이온주입 과정이 필요하며, 건식 식각 방법을 적용하여 채널의 함몰 깊이를 조정할 수 있는 구조를 갖는다. 또한 제거가 가능한 질화막 측벽을 최종 질화막 측벽의 형성 이전에 선택적인 채널 이온주입을 위한 마스크로 활용하여 hot-carrier 현상을 감소시켰으며, 반전된 질화막 측벽을 사용하여 기존이 ESD 구조에서 문제시될 수 있는 자기-정렬의 문제를 해결하였다. 시뮬레이션 결과, 채널의 함몰 깊이 및 측벽의 넓이를 조정함으로써 충격이온화율(ⅠSUB/ID) 및 DIBL(Drain Induced Barrier Lowering) 현상을 효과적으로 감소시킬 수 있고, 유효채널 길이에 따라 차이가 있으나 두 번의 질화막 측벽을 사용함으로써 hot-carrier 현상이 개선될 수 있음을 확인하였다.