• 대한전자공학회논문지
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• 제25권2호
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• pp.204-210
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• 1988

The residue number system offers the possibility of high-speed operation and error detection/correction because of the separability of arithmetic operations on each digit. A compact residue arithmetic module named the self-checking pulse-train residue arithmetic circuit is effectively employed as the basic module, and an efficient error detection/correction algorithm in which error detection is performed in each basic module and error correction is performed based on the parallelism of residue arithmetic is also employed. In this case, the error correcting circuit is imposed in series to non-redundant system. This design method has an advantage of compact hardware. Following the proposed method, a 2nd-order recursive fault-tolerant digital filter is practically implemented, and its fault-tolerant ability is proved by noise injection testing.

• 전자공학회논문지 IE
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• 제44권3호
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• pp.12-22
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• 2007

본 논문에서는 잉여수체계(Residue Number System)를 이용하여 고속의 디지털 신경회로망을 제안하고 이를 구현하기 위한 중요연산부인 고속의 디지털 뉴런프로세서를 설계하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC 연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산 부로 구성되며, 설계된 회로는 VHDL로 기술하였고 Compass 툴로 합성하였다. 실험결과, 본 논문에서 설계한 디지털 뉴런프로세서는 19.2nsec의 속도를 보였으며, 실수연산기로 설계한 뉴런프로세서에 비하여 약 50%정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계한 뉴런프로세서는 실시간 처리를 요하는 병렬분산처리 시스템에 적용될 수 있을 것으로 기대된다.

• 정보학연구
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• 제4권4호
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• pp.51-63
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• 2001

잉여수계(Residue Number System)는 각 모듈러스에 자리올림수의 전달이 필요 없고, 병렬 구조를 이루므로, 디지털 신호처리 및 신경망 처리기와 같은 전용 프로세서 설계에서 사용된다. 그러나, 크기 비교 및 부호 검출시에 혼합기수변환(Mixed Radix Conversion)이 요구되며, 이는 전체 연산 속도를 저해하는 요인이 된다. 그러므로 본 논문에서는 혼합기수 변환의 속도를 향상시키기 위하여 잉여수 분할 방법을 개선한 혼합기수변환기를 설계하였다. 설계된 변환기는 기존의 변환기에 비하여 연산기의 크기는 증가하지만 연산시간은 최대 2배가 향상되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1185-1187
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• 1987

Digital systems are increasingly being used in the ranges of many control engineering. The residue number system offers the possibility of high speed operation and error correction. The compact self-checking pulse-train residue arithmetic circuit is proposed. A fault tolerant digital filter is practically implemented using these proposed circuits.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.662-665
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• 2002

This paper describes a novel converter to implement high-speed binary-to-residue conversion for moduli 2$^{n}$ - 1, 2$^{n}$ , 2$^{n}$ +2$^{\alpha}$/($\alpha$$\in$｛0,1,…,n-1｝) without using look-up table. In our implementation, the high-speed converter can be achieved, because of the modulo addition time is independent of the word length of operands by using the Signed-Digit (SD) adders inside the modulo adders. For a LSI implementation of residue SD number system with ordinary binary system, the proposed binary-to-residue converter is the efficient circuit.cient circuit.

• 한국컴퓨터정보학회논문지
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• 제4권2호
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• pp.27-38
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• 1999

본 논문에서는 캐리 전파가 없어 고속 연산이 가능한 잉여수체계(Residue Number System)를 이용하여 고속의 디지털 뉴런 프로세서를 제안하였다. 제안된 뉴런프로세서는 MAC (Multiply And Accumulator) 연산부, 몫연산부, 시그모이드(Sigmoid)함수 연산부로 구성되며, 0.8$\mu$m CMOS공정으로 설계되었다 실험결과, 본 논문에서 구현한 디지털 뉴런프로세서는 19.2nsec의 속도를 보였으며, 실수연산기로 구현한 뉴런프로세서에 비하여 약1/2정도 하드웨어 크기를 줄일 수 있었다.

• 정보학연구
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• 제5권4호
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• pp.145-154
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• 2002

기수확장(Extension of Base)은 잉여수계(RNS:Residue Number System)에서 모듈리를 확장하기 위한 기본적인 방법이다. 잉여수계는 병렬성과 모듈간의 자리올림 수의 전달이 없는 장점을 갖지만, 기수확장 등에 의해 전체적인 시스템의 성능이 저항되며, 혼합기수 변환을 적용한 기존의 방법에서는 연산기의 크기는 감소하지만 연산속도가 저하되는 문제점을 갖는다. 그러므로, 본 논문에서는 CRT를 사용한 개선된 기수확장을 수행하여, 비교적 적은 크기이며, 속도가 향상된 기수 확장기를 설계할 수 있었다.

• 정보학연구
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• 제6권4호
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• pp.11-23
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• 2003

본 논문에서는 캐리 전파가 없어 고속연산이 가능한 잉여수계를 이용하여 생산자동화 시스템에서 실시간 물체인식을 위한 디지털 뉴런프로세서의 구현방법을 제안하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC 연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산부로 구성되며, 설계된 회로는 C언어 및 VHDL로 기술하였고 Compass 툴로 합성하였다. 최종적으로, LG 0.8${\mu}m$ CMOS 공정을 사용하여 Full Custom방식으로 설계를 수행하였다. 실험결과, 가장 나쁜 경로일 경우, 약 19nsec의 지연속도와 0.6ns의 연산속도를 보였고, 기존의 실수 연산기에 비하여 약 1/2배정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계한 디지털 뉴런프로세서는 실시간 처리를 요하는 생산자동화 시스템의 물체인식 시스템에 적용될 수 있을 것으로 기대된다.

• 대한전자공학회논문지
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• 제22권5호
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• pp.62-68
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• 1985

최근 특수목적의 신호처리 분야에서 레지듀 수체계의 특성 이용에 대한 관심이 고조되고 있는 바논문에서는 아날로그 입력으로부터 직접 레지듀 부호를 얻을 수 있는 A/R 변환방법을 제시하였고 이에 의해 RNS 디지탈 필터를 실현하였다. 끝으로 오차해석과 함께 RNS 특유의 스케일 오차 모델을 설정하였다.

• 한국지능시스템학회논문지
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• 제15권2호
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• pp.224-229
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• 2005

일반적으로 유전 알고리즘은 전형적인 프로세서에서 수행할 경우 매우 큰 시간 공간 복잡도를 가진다. 따라서 유전 알고리즘 처리를 위해서는 고성능$\cdot$고가격의 프로세서를 필요로 하게 된다. 또한 이것은 유전 알고리즘을 소형 이동 로봇과 같이 비교적 간단한 룰을 필요로 하는 실제 하드웨어에 적용하는데 있어 큰 장벽으로 작용한다. 이러한 문제의 해결을 위해, 본 논문에서는 유전 알고리즘의 신속한 처리를 위해 강화된 프로세서 구조를 보인다. 정렬 네트워크와 residue number system (RNS)를 이용하여 일반적인 프로세서의 구조를 유전 알고리즘의 처리에 효율적이도록 강화할 수 있다. 정렬 네트워크는 유전 알고리즘에 필수적인 해들의 품질 비교를 하드웨어적으로 처리할 수 있게 하여 수행에 요구되는 시간을 줄일 수 있다. RNS는 산술 연산의 속도를 좌우하는 bit 사이즈를 줄여 전체적인 로직의 사이즈를 줄이고, 산술 연산의 처리 속도를 빠르게 할 수 있다.