• 융합보안논문지
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• 제13권3호
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• pp.25-31
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• 2013

최근 네트워크 사용자들이 네트워크를 사용하는 방식이나 가치의 변화를 살펴보면 간단한 웹 정보와 같은 단방향 정보만을 제공받는 형태에서 자유로운 이동성을 기반으로 보안과 개인화가 보장된 대용량 정보 전송 형태로 바뀌고 있다. 이처럼 다양한 요구사항들의 변화에 따라 개별적으로 서비스를 제공하던 형태에서 하나의 형태로 통합되는 추세에 있다. 아울러 네트워크 또한 개별적인 네트워크를 통합하는 형태로 발전하고 있으며 이러한 여러 네트워크를 통합적으로 제어할 수 있는 네트워크 제어 기술이 핵심 요소로 등장하였다. 이러한 사용자들의 요구사항을 반영하여 차세대 네트워크는 WDM/IP 전송기술을 기반으로 동적 재구성을 지원하는 다계층 네트워크가 대세를 이루고 있다. 이처럼 패킷-광전달 시스템(P-OTS)은 SONET/SDH와 Ethernet, DWDM, OTN, 그리고 ROADM과 같은 기술들을 통합한 플랫폼이라고 할 수 있다. 본 논문에서는 다계층 광 네트워크 제어 시스템에서 PCE 기반 광 및 패킷전달계층 경로계산엔진 알고리즘을 제안하였다.

• 정보처리학회논문지C
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• 제11C권7호
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• pp.951-958
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• 2004

초고속 인터넷 망등의 국내 인터넷의 저변확대로 인해 전자상거래, 인터넷뱅킹, 전자정부, 이메일등 의 많은 서비스와 다양한 정보의 보고로서 인터넷이 사용되고 있다. 근래에는 가상생환환경의 제공과 멀티미디어 서비스를 제공하고자 새로운 미래형 네트워크인 NGN(Next Gener-ation Network)로서 발전하고 있다. 인터넷은 원격지에서도 원하는 정보를 취득할 수 있는 장점이 있는데, 반대 급부로서 상대방의 정보를 허가없이 몰래 추출, 변조하거나 서비스를 제공하는 경쟁사의 서버를 다운시키는 등의 공격이 증대되고 있다. 2000년부터 님다(Nimda) 바이러스, 코드레드(Code Red) 바이러스, 분산서비스 거부 공격(DDoS : Distributed Denial of Service)이 인터넷 전반에 걸쳐 수행되어 네트워크의 사용을 불편하게 하며, 내부 네트워크 트래픽의 비정상적인 증가를 수반했다. 이러한 대역폭 고갈 침해공격에 대하여 네트워크의 유입점에 위치하는 게이트웨이 시스템에 기가비트 이더넷 인터페이스를 갖는 보안네트워크 카드에 재구성 가능한 하드웨어 기능을 제공 가능한 FPGA (Field Programmable Gate Arrart)상에 대역폭 재어기능인 폴리싱(Policing)을 구현한다.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.315-321
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• 2011

선박이나 함정에서 일반적으로 사용되는 SONAR 신호용 CRT 모니터 디스플레이 시스템은 벡터 주사 방식을 사용한다. 그래서 시스템의 처리회로가 복잡하고, 부품 생산이 폐쇄되어 부품 수급이 어렵고 가격이 고가이다. FPGA 기반 임베디드 프로세서 시스템은 회로를 단순화함과 더불어 코어설계를 쉽게 재구성함으로써 각종 응용 적용에 유연하고, 저가격대로 고속 성능을 제공한다. 본 논문은 기존 CRT시스템의 문제점을 극복하기 위해서 FPGA 임베디드 프로세서 시스템을 사용하여 SONAR 신호 LCD 디스플레이 시스템을 구현하였다. 제안한 접근법은 기존 시스템에 비해 X-Y 편향과 CRT 제어 블록을 FPGA 임베디드 프로세서 시스템으로 대체함으로써 시스템 구성의 단순성과 유연성을 확보할 수 있고, 또한 저가격화를 가능하게 한다. 구현된 시스템은 SONAR 신호를 실시간으로 획득하고 LCD에 디스플레이하는 것이 가능하다.

• 한국지능시스템학회논문지
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• 제9권6호
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• pp.634-643
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• 1999

본 논문은 재구성 가능한 FPGA 시스템 상에 퍼지 제어기의 구현 방안을 다룬다. 제안한 구현 방안은 퍼지 제어기를 시간적으로 독립적인 여러모듈로 분할 하여 이들을 미리 독립적으로구현하여 둔다음 각 시점에서 원하는 모듈을 불러 사용하는 실행 시점(run-time)재구성 방법으로 하나의 FPGA가 갖는 셀 직접도의 제약으로 인해 하나의 FPGA 칩상에 전체 퍼지 제어기를 구현하기가 불가능한 경우에 효과적으로 이용될수 있다. 이를 위해 퍼지 제어기의 각 모듈은 VHDL언어로 기술되어 FPGA 컴파일러에 의해 합성된후 Xilinx사의 Xact 장비에 의해 최적화 및 배치 배선이 수행되어 FPGA상에 eidnsfhem 가능한 하드웨어 객체(hardware object)상태로만들어진다. 이후 퍼지 제어기를 구현하기 위해서는 각시점에 원하는 무듈의 하드웨어 객체를 불러 FPGA를 재구성한다, 트럭 후진 주차제어용 퍼지 제어기를 제안한 실행 시간 재구성법에 의해 직접 구현하여 제어 동작 상태를 테스트해 봄으로서 제안한 퍼지 제어기 구현 방법의 타당성을 확인하였다.

• 한국지능시스템학회논문지
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• 제8권5호
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• pp.83-97
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• 1998

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템(FLC Automatic Design and Implementations Station : FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactStep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit파일은 VCC사의 r2h에 의해 C언어의 header파일 형태의 하드웨어 object 로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행파일을 재구성 가능한 FPGA시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target사이의 상호통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였으며, FCL를 FPGA상에 구현함에 따른 제어 시간의단축을 다른 구현의 경우와 비교하였다.

• 감성과학
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• 제5권4호
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• pp.77-84
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• 2002

범용 가상환경 프레임워크 NAVER를 제안하고, 이를 케이브기반 가상현실환경에 적용하여 자동차 시제품 평가 실험에 활용한 사례를 소개한다. NAVER는 다양한 가상현실 어플리케이션을 구현하기 위한 가상환경 프레임워크로, 확장성이 뛰어나고 재구성이 가능하다 NAVER는 Render Server, Control Server, 그리고 Device Server로 구성되어 있으며, 각 서버는 네트워크로 상호 통신하여 각각의 기능을 수행한다. NAVER는 XML 기반 스크립팅 언어를 지원하여 사용자가 자유롭게 가상환경의 여러 가지 객체와 인터랙션을 정의할 수 있도록 설계되었다. NAVER를 케이브 기반 가상현실환경에 적용하여 자동자 시제품평가 실험에 활용하였다. KIST의 케이브 기반 가상현실 환경은 4면의 정방형 스테레오 디스플레이 장치, 햅틱 암마스터 장비, 3차원 음향장비 등으로 구성되어 있어, 사용자에서 시각적인 측면에서 뿐만 아니라 촉각, 청각과 같은 여러 가지 측면에서 다중현실감을 제시할 수 있다. 자동차 시제품 평가 실험을 통하여 사용자가 실제 자동차가 아닌 가상의 자동차 시제품을 관찰하고, 만져보고, 주행해 봄으로써 더욱 높은 몰입감과 현실감으로 자동차 조작장치의 조작성을 평가할 수 있음을 입증하였다.

• 한국전자파학회논문지
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• 제24권3호
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• pp.219-232
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• 2013

본 논문에서는 손과 같은 물체가 안테나에 접근하였을 때 이탈된 공진 주파수와 임피던스를 자동으로 복원하여 무선기기의 송수신 성능을 항상 최적의 상태로 유지하도록 할 수 있는 UHF 특정 소출력 무선주파수 대역(425 MHz)의 소형 마이크로스트립 안테나를 설계, 제작하였다. 반파장 마이크로스트립 방사체의 양쪽 끝단을 접지면 쪽으로 폴딩하여 소형화하고, 역시 방사체와 접지면 사이에 바랙터 다이오드에 의한 캐패시턴스를 장하한 다음, 각각 역바이어스 전압 조절에 의한 용량을 비대칭적으로 변화시킴으로써, -30 dB 이하의 일률적인 반사 손실을 유지하면서 395 MHz에서 455 MHz까지 연속적인 공진 주파수 조절이 가능한 전압 제어 안테나를 설계하였다. RF 모듈로부터 시험 신호를 안테나에 송출하여, 부정합에 의해 안테나로부터 되돌아 온 반사 신호 레벨을 RSS(Receive Signal Strength) 검출 회로와 오프셋 증폭기를 통하여 마이크로콘트롤러에 입력하고, 그 레벨이 최소가 되도록 안테나의 바이어스 전압을 자동 조절하는 펌웨어를 설계, 시스템을 완성하여 시험한 결과, 손, 금속판, 유전체 등의 물체를 접근시켰을 때 틀어졌던 안테나의 특성이 수 초 이내에 완전하게 복원됨을 확인하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}