• 대한토목학회논문집
• /
• 제33권2호
• /
• pp.667-677
• /
• 2013

신교통수단의 도입은 통행 대안 간의 수단분담률에 영향을 미친다. 그러나 수단분담률을 추정하는 데에 일반적으로 사용되는 다항로짓 모형은 통행자 선택의 다양성을 반영하기 어렵기 때문에 수단선택 특성을 정확하게 파악하는 데에 한계가 있다. 이러한 문제는 교통수단의 도입 효과를 과다 또는 과소추정하는 결과를 야기하며, 이는 심각한 사회적 손실을 초래할 수 있다. 본 연구는 선호의 동질성 문제를 극복할 수 있는 방법론을 모색하는 것을 목적으로 한다. 전체모집단을 직접수혜자와 간접수혜자로 구분하는 시장분할 구조를 적용하여 선호의 이질성을 반영할 수 있도록 한다. 제주도의 조사 자료를 활용하여 수단 선택 모형이 추정되며, 통계적 검정이 수행된다. 분석 결과, 신교통수단의 통행특성이 고급화됨에 따라 도심부에 거주하는 직접수혜자의 수단 전환율이 증가하는 것으로 확인되었다. 본 연구는 수단전환 패턴의 다양성을 반영함으로써 신교통수단 도입시 수요예측의 정확성을 제고하는 데에 기여할 것으로 사료된다.

• 한국정보과학회논문지:시스템및이론
• /
• 제33권9호
• /
• pp.658-665
• /
• 2006

근래 들어 모바일 임베디드 시스템의 기능이 다양화 되고 멀티미디어 응용 등의 사용 증대로 인해 시스템 가용시간의 연장을 바라는 사용자의 요구가 증가하고 있다. 본 논문은 모바일 임베디드 시스템의 효율적인 에너지 관리를 위하여 수행되는 응용프로그램의 종류를 고려한 통합전력제어 기법을 제시한다. 기존의 방법들은 CPU와 WMIC의 소모 에너지 절감을 위한 동적 전압 및 주파수 변경기법과 동적 전력모드 제어기법들을 따로 사용하거나 서로 관계가 없다는 가정하에 단순히 결합하여 시스템에 적용시켰다. 하지만 제시되는 매커니즘은 WNIC을 통하여 들어오는 네트워크 트래픽을 분석하여 응용의 종류를 판단한 후 판단된 응용의 특성을 반영하여 CPU와 WNIC를 적절한 전력모드로 동적으로 제어함으로써 시스템 레벨의 에너지 소모를 효율적으로 줄일 수 있다. 실험결과는 제시되는 매커니즘에 의해 기존의 CPU와 WNIC의 모드를 별개로 제어한 방법에 비해 BE (Best Effort) 응용, CBR (Constant Bit Rate) 응용, 그리고 Interactive 응용에 대해서 평균 9%, 최대 16%까지의 소모 에너지 절감 효과를 보였다.

• ETRI Journal
• /
• 제38권5호
• /
• pp.981-987
• /
• 2016

We present a cost-effective dual polarization quadrature phase-shift coherent receiver module using a silica planar lightwave circuit (PLC) hybrid assembly. Two polarization beam splitters and two $90^{\circ}$ optical hybrids are monolithically integrated in one silica PLC chip with an index contrast of $2%-{\Delta}$. Two four-channel spot-size converter integrated waveguide-photodetector (PD) arrays are bonded on PD carriers for transverse-electric/transverse-magnetic polarization, and butt-coupled to a polished facet of the PLC using a simple chip-to-chip bonding method. Instead of a ceramic sub-mount, a low-cost printed circuit board is applied in the module. A stepped CuW block is used to dissipate the heat generated from trans-impedance amplifiers and to vertically align RF transmission lines. The fabricated coherent receiver shows a 3-dB bandwidth of 26 GHz and a common mode rejection ratio of 16 dB at 22 GHz for a local oscillator optical input. A bit error rate of $8.3{\times}10^{-11}$ is achieved at a 112-Gbps back-to-back transmission with off-line digital signal processing.

• 제어로봇시스템학회논문지
• /
• 제20권7호
• /
• pp.756-759
• /
• 2014

DC/DC converters are commonly used to generate regulated DC output voltages with high-power efficiencies from different DC input sources. The converters can be applied in the regenerative braking of DC motors to return energy back to the supply, resulting in energy savings for the systems at periodic intervals. The fundamental converter studied here consists of an IGBT (Insulated Gate Bipolar mode Transistor), an inductor, a capacitor, a diode, a PWM-IC (Pulse Width Modulation Integrated Circuit) controller with oscillator, amplifier, and comparator. The PWM-IC is a core element and delivers the switching waveform to the gate of the IGBT in a stable manner. Display of the DC/DC converter output depends on the IGBT's changes in the threshold voltage and PWM-IC's pulse width. The simulation was conducted by PSIM software, and the hardware of the DC/DC converter was also implemented. It is necessary to study the fact that the output voltage depends on the duty rate of D, and to compare the output of experimental result with the theory and the simulation.

• 한국ITS학회 논문지
• /
• 제10권2호
• /
• pp.77-83
• /
• 2011

본 논문에서는 18000-3 모드 3로 국제표준화된 13.56MHz RFID PJM(Phase Jitter Modulation) 모드 태그의 동기부 및 복조부 설계를 위해서 최근에 제안된 동기, 복조 알고리즘을 최적화하여 설계하고 구현하는 과정을 보인다. 두 알고리즘을 분석하여 불필요한 레지스터 사용을 최소화하고 국제표준에 근거하여 구현하며, 시뮬레이션 및 테스트는 모델심(Modelsim)과 알테라(Altera) FPGA를 이용하여 검증한다. 3개의 상관기로 구성된 동기부를 구현하기 위해서 총 1,024(16bit ${\times}$ 64cycle)개의 레지스터를 사용하고, 2개의 상관기를 갖는 복조부를 구현하기 위해서 128(2bit ${\times}$ 64cycle)개의 레지스터를 사용한다. 마지막으로 동기부, 복조부를 연동시켜 시뮬레이션을 수행하여, 잡음환경에서 SNR -2dB일 경우에 는 87%의 성공률을, 4dB 이상일 경우에는 100% 성공함을 보인다.

• 전자공학회논문지C
• /
• 제35C권10호
• /
• pp.22-29
• /
• 1998

본 논문에서는 휴대용 영상신호처리 시스템에 집적화할 수 있는 전류예측기와 모듈형 기준전류원을 이용한 10비트 저전력 전류구동 CMOS A/D 변환기를 설계하였다. 전류예측기와 모듈형 기준 전류원을 사용함으로써 2단 플래시구조를 갖는 A/D 변환기에 비해 비교기와 기준전류원의 개수를 줄일 수 있게 되었고, 따라서 설계된 A/D변환기의 저전력 동작이 가능하였다. 설계된 10비트 저전력 전류구동 CMOS A/D 변환기는 0.6㎛ n-well single-poly triple metal CMOS 공정을 사용하여 제작되었다. +5V 단일 공급전압하에서 동작할 때 측정된 전력소모는 94.4mW이며, 아날로그 입력 전류범위는 16㎂에서 528㎂로 측정되었으며, INL과 DNL은 각각 ±1LSB, ±0.5LSB이하로 나타났다. 또한 10MSamples/s의 변환속도를 나타내었고, 제작된 10비트 전류구동 CMOS 4/D 변환기의 유효 칩면적은 1.8㎜ x 2.4㎜이다.

• 전자공학회논문지S
• /
• 제36S권12호
• /
• pp.67-75
• /
• 1999

본 논문에서는 뛰어난 에너지 압축성능에 의해 영상압축을 포함한 여러 응용분야에서 널리 사용되고 있는 웨이브렛 변환 필터를 ASIC(Application Specific Intergrated Circuit) 설계하였으며, 동작 특성 및 성능은 Verilog-HDL(Hardware Discription Language)를 통해 구현 및 분석하였다. 본 논문에서 설계한 웨이브렛 변환 필터는 데이터의 처리 속도를 향상시키기 위해 라인메모리(line memory)를 사용하였다. 이는 일반적으로 fast-page mode로 DRAM 데이터를 읽고 쓸 때에 수평방향으로는 데이터의 입출력이 빠르게 행해지는 반면 수직방향으로는 수평방향에 비해 현저하게 입출력 속도가 떨어지게 되는 단점을 개선하기 위해서이다. 그 결과 칩의 크기가 커지는 반면 1 프레임 처리속도가 4.66ms로 TV 동영상 데이터 1 프레임 처리속도의 한계인 33ms를 충분히 만족하여 실시간 처리가 가능함을 알 수 있었다.

• 방송공학회논문지
• /
• 제2권1호
• /
• pp.24-35
• /
• 1997

디지털 위성 방송의 비디오 화질 의 주관적 평가 시험을 MPEG-2 MP@ML 표준에 기초하여 설계된 하드웨어 부호화기/복호화기 기본 화질 평가와 위성 전송 에러 화질 및 전송 시스템 성능에 따른 화질 열화에 대한 시험을 위성 시뮬레이터(Satellite Simulator)를 사용해 실시간에서 수행하였다. 평가 방법으로는 CCIR 500-5의 2중 자극 열화 척도법과 2중 자극 연속 화질 척도법을 사용하였다. 또한 디지털 위성 방송 시스템의 화질을 전체 시스템 즉 MPEG-2코덱, 다중화 장치, 채널 코덱, 변복조기, 안테나 등을 연계시켜 여러 비트율과 비트 오류율에서 평가 시험을 수행함으로써 시스템 전반적인 성능을 평가하고 위성 전송로와 수신 시스템을 연계한 전송로 환경을 고려한 보다 통합적인 화질 평가 시험을 수행하였다. 특히 전송로 오류 화질 평가에 있어서 주어진 5가지의 BER에 대하여 전송 에러 화질은 평균적으로 5단계 카테고리에서 3.9이상을 유지함을 알 수 있었다. 필름 모드와 같은 낮은 비트율(특히 2Mbps)에서 코덱 시스템의 부호화 화질의 성능은 영상 소스의 통계적 성질에 따라 크게 좌우됨을 알 수 있었고 평균적으로 절대 평가 기준에서 2.7정도를 기록하였다.

• 한국IT서비스학회지
• /
• 제14권3호
• /
• pp.183-196
• /
• 2015

The concept of energy-efficient networking has begun to spread in the past few years, gaining increasing popularity. A common opinion among networking researchers is that the sole introduction of low consumption silicon technologies may not be enough to effectively curb energy requirements. Thus, for disruptively boosting the network energy efficiency, these hardware enhancements must be integrated with ad-hoc mechanisms that explicitly manage energy saving, by exploiting network-specific features. The IEEE 802.3az Energy Efficient Ethernet (EEE) standard is one of such efforts. EEE introduces a low power mode for the most common Ethernet physical layer standards and is expected to provide large energy savings. However, it has been shown that EEE may not achieve good energy efficiency because mode transition overheads can be significant, leading to almost full energy consumption even at low utilization levels. Coalescing techniques such as packet coalescing and interrupt coalescing were proposed to improve energy efficiency of EEE, but their implementations typically adopt a simple policy that employs a few fixed values for coalescing parameters, thus it is difficult to achieve optimal energy efficiency. The paper proposes adaptive interrupt coalescing (AIC) that adopts an optimal policy that could not only improve energy efficiency but support performance. AIC has been implemented at the sender side with the Intel 82579 network interface card (NIC) and e1000e Linux device driver. The experiments were performed at 100 M bps transfer rate and show that energy efficiency of AIC is improved in most cases despite performance consideration and in the best case can be improved up to 37% compared to that of conventional interrupt coalescing techniques.

• 정보와 통신
• /
• 제16권10호
• /
• pp.112-124
• /
• 1999

본 논문에서는 FTTC/VDSL (Fiber-to-the-Curb/Very High-speed Digital Subscriber Line) 전송시스템의 개발동향과 ANSI, ETSI, ITU등의 표준화 위원회에서 현재 진행중인 VDSL 시스템의 표준화 작업에 대해 기술하였다. 특히, POTS (Plain Old Telephone Service), BA-ISDA(Basic Access Integrated Services Digital Network), HDSL(High-rate Digital Subscriber Line), SDSL (Single-pair HDSL), ADSL(Asymmetric Digital Subscriber Line) 등의 다양한 xDSL (Digital Subscriber Line) 서비스들에서 발생하는 NEXT (Near-end Crosstalk)/FEXT (Far-end Crosstalk)와 같은 crosstalk를 최소화하기 위해 제안된 VDSL시스템의 주파수 대역과 PSD (Power Spectral Density) mask에 관해 설명하고, 순방향(down-stream) 채널과 역방향(upstream) 채널의 데이터 전송률이 대칭적인 VDSL전송시스템과 비대칭적인 VDSL 전송시스템 간의 주파수대역의 호환성 문제, RFI(Radio Frequency Interference) ingress/egress 문제의 해결 방안에 관해 기술하였다. 또한, 현재 VDSL Coalition과 VDSL Alliance 간에 논의 중인 VDSL 전송시스템의 변복조 방식에 관한 표준화 작업과정 및 순방향과 역방향에 할당될 band 개수에 따른 시스템 성능의 장단점 등에 관해 살펴보았다. 끝으로 현재 국내에서 개발되고 있는 FTTC/VDSL 전송시스템의 전체구조를 요약하고, 네트워크에서 가입자쪽으로 순방향 데이터 전송에 사용된 51.84 Mb/s 19-CAP (Carrierless Amplitude/Phase Modulation) 전송시스템과 가입자 댁내에서 네트워크 방향으로 역방향 데이터 전송에 사용된 1.62 Mb/s QPSK (Quadrature Phase Shift Keying) burst-mode TDMA (Time Division Multiple Access) 전송시스템 등의 동작 원리 및 구조를 기술하였다.