• 한국국방경영분석학회지
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• 제14권1호
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• pp.1-17
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• 1988

This paper presents a hardware accelerator for the maze routing problem. This accelerator consists of three 3 stage pipelines. Banked memory is used to avoid memory read/write conflicts and obtain maximum efficiency.

• 한국국방경영분석학회지
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• 제13권2호
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• pp.1-17
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• 1987

This paper presents a hardware accelerator for the maze routing problem. This accelerator consists of three 3 stage pipelines. Banked memory is used to avoid memory read/write conflicts and obtain maximum efficiency.

• 한국정보통신학회논문지
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• 제6권5호
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• pp.703-717
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• 2002

본 논문은 가변형 공유 버퍼 ATM 스위치의 구조 및 VLSI 구현에 관한 연구이다. 본 논문에서 설계한 단일 칩 공유 버퍼 ATM 스위치는 4ns접근속도의 가변형 파이프라인 방식 공유 버퍼를 내장하고 기존의 공유 버퍼 ATM 스위치들이 가지는 메모리 사이클 시간 제한을 해결한다. 내장 버퍼의 가변성을 이용하여 유연한 스위칭 성능을 지원하고 버퍼 메모리 제어와 주소 큐 제어의 독립성을 이용하여 포트 사이즈의 가변성을 제공한다. 제안된 ATM 스위치는 스위치 사이즈와 버퍼 사이즈의 가변성을 이용하여 복잡한 회로의 재설계 없이 용량 및 성능을 재구성할 수 있다. 0.6um CMOS 기술의 설계된 칩은 동작 주파수 800MHz, 640Mbps/port, 4 ${\times}$ 4 Switch Size를 지원한다.

• 한국멀티미디어학회논문지
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• 제7권8호
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• pp.1170-1182
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• 2004

본 논문에서는 3단계 블록 매칭 알고리즘을 위한 새로운 4-경로 파이프라인 구조를 제안한다. 4-경로 파이프라인 구조를 위하여 현재 블록과 탐색 영역을 각각 4개의 부영역으로 분할하여 병렬처리하는 방법을 개발하였다. 4개의 부영역으로부터 메모리 접근의 충돌 없이 픽셀 데이터를 동시에 읽어 들이기 위한 메모리 분할 방법을 개발하였다. 제안된 구조는 C언어와 VHDL로 설계하여 시뮬레이션을 수행하였다. 실험 결과에 의하면 제안된 구조는 실시간 모션 추정 응용에 사용될 수 있는 높은 성능을 얻을 수 있었다.

• 한국통신학회논문지
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• 제30권6A호
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• pp.526-534
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• 2005

본 논문은 SMDL을 이용하여 임베디드 프로세서 코어를 자동 생성해 주는 임베디드 코어 자동 생성 시스템의 구조와 동작에 대해 설명하고 있다. 이러한 SMDL 기술을 통해 제안된 시스템에서는 파이프라인 구조의 데이터패스와 컨트롤 유닛으로 구성된 메모리 모듈을 가진 프로세서 코어를 생성하게 된다. 생성된 코어는 메모리 억세스를 정상적으로 수행할 수 있도록 멀티 싸이클 인스트럭션을 지원하고, 파이프라인 프로세서 상에서 생길 수 있는 파이프라인 해저드를 처리할 수 있다. 실험 결과를 통해서 생성된 코어의 정확성을 확인할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.227-233
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• 2006

In order to reduce blocking artifacts and improve compression efficiency, H.264/AVC standard employs an adaptive in-loop deblocking filter. This paper proposes a new hardware architecture of the deblocking filter that employs a four-stage pipelined structure with an efficient data distribution. The proposed architecture allows a simultaneous supply of eight data samples to fully utilize the pipelined filter in both horizontal and vertical filterings. This paper also presents a new filtering order and data reuse scheme between consecutive macroblock filterings to reduce the communication for external memory access. The number of required cycles for filtering one macroblock (MB) is 357 cycles when the proposed filter uses dual port SRAMs. This execution speed is only 41.3% of that of the fastest previous work.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.533-536
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• 2000

In this paper, we proposed high performance packet forwarding engine for asynchronous transfer mode(ATM) based gigabit routers. The forwarding engine is based on ATM switch and accommodates four 622Mbps ports. The forwarding engine has been designed to be able to process the Intemet protocol(IP) packet at 2.5Gbps using the pipelined If header processing and lookup control mechanism. For high performance packet forwarding, we used content addressable memory(CAM) based routing coprocessor operating in hardware and implemented the pipelined lookup control function into a field programmable gate array(FPGA). The pipelined packet header processing mechanism enhanced the forwarding performance of the If packets ingressed from four different 622Mbps ports. Moreover, the If lookup controller designed to have the performance up to 12.5Mpps. The proposed forwarding engine is also designed to support differentiated services(DS) and multiprotocol label switching(MPLS).

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.196-203
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• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• 전자공학회논문지B
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• 제30B권2호
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• pp.33-43
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• 1993

Lock mechanism is essential for synchronization on the multiprocessor systems. Lock mechanism needs to reduce the time for lock operation in low lock contention. Lock mechanism must consider the case of the high lock contention. The conventional lock control scheme in memory results in the increase of bus traffic and memory utilization in lock operation. This paper suggests a lock scheme which stores the lock data in cache and manages it efficiently to reduce the time spent in lock operation when the lock contention is low on a multiprocessor system built on HiPi-bus(Highly Pipelined bus). This paper also presents the design of the HIPi-CLOCK (Highly Pipelined bus Cache LOCK mechanism) which transfere the data from on cache to another when the lock contention is high. The designed simulator compares the conventional lock scheme which controls the lock in memory with the suggested HiPi-CLOCK scheme in terms of the RMW(Read-Modify-Write) operation time using simulated trace. It is shown that the suggested lock control scheme performance is over twice than that of the conventional method in low lock contention. When the lock contention is high, the performance of the suggested scheme increases as the number of the shared lock data increases.

• 전기전자학회논문지
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• 제5권1호
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• pp.24-34
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• 2001

IP주소룩업(address lookup)은 라우터의 인터넷 패킷 처리에서 가장 많은 시간이 걸리는 부분으로써 인터넷 통신의 성능을 좌우한다. 기존 IP주소룩업에서는 룩업데이블의 느린 갱신속도로 인해 룩업정지(lookup blocking) 또는 시효가 지난 경로(obsolete route)에 의한 부정확한 라우팅이 발생할 수 있다. 따라서 고속의 라우팅에서는 룩업처리율이 높으면서도 갱신시간이 짧은 룩업방법이 절실히 필요하게 되었다. 특히 기존 CAM(content addressable memory, 내용 주소화 메모리)을 이용한 IP주소룩업에서는 룩업처리율이 높으면서 동시에 복잡도도 높지 않은 방식은 룩업테이블의 갱신시간이 O(n)으로 오래 걸렸다. 본 논문에서는 룩업테이블의 갱신시간이 O(1)으로 짧으면서도, 룩업처리율이 높고, 복잡도도 높지 않은 파이프라인 CAM 구조(PICAM)를 이용한 새로운 IP주소룩업 방법을 제안한다.