• 한국인터넷방송통신학회논문지
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• 제13권4호
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• pp.67-73
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• 2013

본 논문은 16-QAM 신호 전송시 시분산 채널에서 발생되는 찌그러짐에 의한 부호간 간섭을 경감시키기 위한 적응 등화 알고리즘인 VSCA (Variable stepsize Square Contour Algorithm)의 성능에 관한 것이다. 기존의 SCA에서는 송신 신호의 2차 통계치를 이용한 Constellation Dependent Constant를 이용하여 부호간 간섭이 존재하는 수신 신호의 진폭과 위상을 보상하지만, VSCA에서는 constellation matching을 위한 distance adjusted approach 개념을 부가하여 적응 등화 성능을 더욱 개선시켰다. 논문에서는 VSCA의 개선된 성능을 SCA와 비교하였으며, 이를 위한 성능 지로로는 등화기 출력 신호 성상도, 잔류 isi양, 최대 찌그러짐 및 MSE를 사용하였다. 컴퓨터 시뮬레이션의 성능비교 결과 모든 지수에서 VSCA 알고리즘이 SCA보다 우월함을 확인할 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제19권2호
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• pp.85-90
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• 2019

본 논문에서는 QAM 신호 전송시 채널에서 발생되는 부호간 간섭을 줄일 수 있는 기존 MMA (Multi Modulus Algorithm) 적응 등화 알고리즘의 잔류 isi와 robustness 성능을 개선시키기 위한 M-CMA (Multi-Constant Modulus Algorithm)에 관한 것이다. 기존 MMA 알고리즘은 고정된 dispersion constant를 이용한 비용 함수와 오차 함수에 의존하지만, 제안하는 M-CMA 알고리즘은 복수개의 dispersion constant를 이용한 새로운 비용 함수와 오차 함수를 이용한다. 이로 인하여 CMA의 robustness와 MMA의 진폭과 위상의 동시 보상이 가능하게 된다. 제안 M-CMA 알고리즘의 성능을 기존 MMA 알고리즘과 비교하기 위하여 동일한 채널과 잡음 환경하에서 컴퓨터 시뮬레이션을 수행하였으며, 이를 위한 지수로는 등화기 출력 신호 성상도, 잔류 isi, MD 및 MSE learning 곡선과 robustness를 나타내는 SER을 사용하였다. 시뮬레이션 결과 모든 성능 지수에서 M-CMA가 기존 MMA 보다 robustness와 나머지 성능의 우월함을 확인하였다.

• 한국음향학회지
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• 제32권6호
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• pp.494-501
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• 2013

천해 수중 음향 채널의 배경잡음과 다중경로에 의한 비트 오류율(BER)을 경감하기 위해 Quadrature Phase Shift Keying(QPSK)에 전방 오류 정정 코드(FEC)로 부호화 비율 1/2의 길쌈 코딩(CC)을 적용하였다. 전송신호의 대역폭에 대한 채널의 일관성 대역폭의 비를 주파수 선택 지표로 정의하였고 주파수 선택지표에 따른 전송 신호의 BER과 비트 에너지 대 잡음비의 이득을 평가하였다. 실내 수조 실험 결과, 주파수 선택지표가 약 1.0 이하인 경우 BER은 이론적인 결과와 일치하고 비트 에너지 대 잡음비의 이득은 약 5 dB로 이론적인 결과와 일치한다. 주파수 선택 지표가 1.0 이상인 주파수 선택적인 다중경로 채널에서도 BER은 효율적으로 감소하지만 비트 에너지 대 잡음비가 일정크기 이상인 조건에서만 CC의 비트 오류 감소에 효과가 있다. 이러한 결과는 본 연구에서 정의한 주파수 선택 지표가 다중 경로 채널에서 CC의 성능 평가의 지표로 적용될 수 있다. 아울러 등화기를 적용하지 않고 저속 수중 음향 통신시스템에 효과적으로 BER을 줄일 수 있다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.