• 제어로봇시스템학회논문지
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• 제19권11호
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• pp.979-983
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• 2013

The three-dimensional measurement method of confocal systems is a spot scanning method which has a high resolution and good illumination efficiency. However, conventional confocal systems had a weak point in that it has to perform XY axis scanning to achieve FOV (Field of View) vision through spot scanning. There are some methods to improve this problem involving the use of a galvano mirror [1], pin-hole array, etc. Therefore, in this paper we propose a method to improve a parallel mode confocal system using a micro-lens and pin-hole array in a dual microscope configuration. We made an area scan possible by using a combination MLA (Micro Lens Array) and pin-hole array, and used an objective lens to improve the light transmittance and signal-to-noise ratio. Additionally, we made it possible to change the objective lens so that it is possible to select a lens considering the reflection characteristic of the measuring object and proper magnification. We did an experiment using 5X, 2.3X objective lens, and did a calibration of height using a VLSI calibration target.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.65-73
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• 2000

본 논문에서는 TMS320C67x를 사용한 병렬신호처리시스템의 설계와 성능을 분석한다. 특히 보드 단위의 프로세서부 설계에 중점을 두어 메모리의 구성 및 내부버스 연결방식 면에서 서로 다른 네 가지의 모델을 제안하고 성능분석을 위하여 2D FFT를 병렬로 처리할 수 있는 여러 가지의 방식을 제시한다. 그리고 제안된 구조상에서 여러 방식으로 2D FFT를 실행할 경우의 지역메모리의 접근, 프로세서간 통신, 그리고 보드간 통신에 소용되는 시간을 척도로 하여 네 가지 보드 모델들의 성능을 비교${\cdot}$분석한다. 성능분석 결과, 성능과 보드 구성의 복잡도를 종합적으로 고려할 때 지역메모리와 공유메모리를 함께 갖춘 모델이 가장 바람직한 것으로 나타났다.

• 대한전자공학회논문지TC
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• 제37권7호
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• pp.1-8
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• 2000

본 논문에서는 CDMA 시스템에서 다중 사용자 검출을 위해 수신신호를 나누는 개념과 순차적 간섭 제거기를 조합한 새로운 간섭 제거기를 제안한다. 본 간섭 제거기에서 수신신호를 첫 번째 그룹의 입력 신호로 이용하며, m개의 그룹들을 통과해서 m개의 그룹 출력 신호들은 만들어진다. e번째 그룹의 출력 신호를 제외한 모든 그룹의 출력 신호들은 더해져서 수신신호로부터 제거되고 그로부터 얻어지는 신호는 번째 순차적 간섭 제거기의 입력 신호로 이용된다. 컴퓨터 시뮬레이션 및 구조분석을 통해서 향상된 순차적 간섭 제거기가 비트 오율과 복잡성의 면에서 순차적 간섭 제거기의 성능을 유지시키는 동시에 순차적 간섭 제거기의 지연시간에 대한 단점을 향상시킴을 보여준다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.8-16
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• 2020

본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10㎛ 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970×10 ㎛2 및 248㎼이다.

• 한국산업정보학회논문지
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• 제5권3호
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• pp.117-124
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• 2000

시스톨릭 어레이는 간단한 연산능력을 가진 처리요소들이 정규적이고 국부적인 통신 선들로 연결된 병렬처리 시스템이다. 시스톨릭 어레이는 인공신경망에서 고밀하게 연결된 뉴런으로 인하여 발생하는 뉴런간의 복잡한 통신 문제를 해결하는 가장 좋은 방법 중의 하나로 알려져 있다. 본 논문에서는 주어진 뉴런수에 적합한 역전파 인공신경망을 자동으로 생성하는 시스톨릭 어레이 시뮬레이터를 설계하고 구현한다. 시뮬레이터의 애니메이션 기법을 이용하여, 설계된 시스틀릭 어레이 상에서의 역전파 알고리즘의 실행 상황을 사용자들이 단계별로 쉽게 관찰할 수 있다. 또한, 시뮬레이터는 역전파 알고리즘의 전 방향, 역 방향 연산을 각각 따로 실행시키거나, 병렬로 실행하게 할 수 있다. 병렬 실행은 입력 자료를 연속적으로 입력받아 시스톨릭 어레이의 모든 처리요소들에서 역전파 알고리즘의 양방향 전파를 동시에 실행시킴으로써 가능하다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.345-350
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• 2019

본 연구는 부하의 크기에 따라 출력전압이 변환 가능한 모듈형 컨버터 설계에 관한 것이다. 컨버터는 부하의 크기에 따라 효율이 결정되며 낮은 부하에 대해서는 일반적으로 효율이 낮다. 따라서 대용량의 컨버터를 제작하는 것보다는 소용량의 모듈형 컨버터를 제작하여 부하의 크기에 따라 컨버터 모듈의 병렬결선을 통해 시스템의 용량을 결정하는 것이 효율적인 측면에서 유리할 것이다. 이를 위해 본 연구에서는 부하에 따라 모듈의 수를 조절 가능하도록 설계된 모듈형 DC/DC 컨버터를 소개할 것이다. 모듈의 병렬결선을 위해 출력단에는 프로그램 가능한 저항을 배치하고 이 가변저항을 조절하여 전압의 크기를 조절 가능하게 하였다. 이와 같은 방식으로 제어되는 시스템은 경부하의 경우에 약 32% 가량의 효율 개선을 나타내는 것으로 확인되었다.

• 한국인터넷방송통신학회논문지
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• 제22권1호
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• pp.95-101
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• 2022

NP-난제로 알려진 양측 조립라인 균형문제는 주로 메타휴리스틱 방법들을 적용하여 해를 구하고 있다. 본 논문은 총 작업완료시간 W와 순환시간 c가 주어진 양측 조립라인의 선행순서도에서 좌측, 우측과 좌·우측 무관으로 공정들을 분류하고, 좌측과 우측 각각에 대해 M^* = ${\lceil}$W/c${\rceil}$개의 작업대에 T_i = c^* ± α < c, c^* = ${\lceil}$W/m^*${\rceil}$이 되도록 공정들을 할당하는 병렬군집 알고리즘을 제안하였다. 제안된 알고리즘을 4개의 실험데이터, 17개의 c에 적용한 결과, 기존의 메타휴리스틱 방법들에 비해 최소 작업대 수 m^*를 구하였으며, T_max < c로 순환시간을 단축하였다. 또한, 제안된 알고리즘은 휴리스틱 방법임에도 불구하고, 조립라인 효율성의 극대화와 작업자간 작업시간 편차를 최소화시킬 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제22권3호
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• pp.37-42
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• 2022

본 논문에서는 낮은 삽입 손실을 가지는 광대역 마이크로스트립-도파관 전이구조를 제안하였다. 제안하는 전이구조는 자연스러운 전계분포의 필드 변환과 마이크로스트립 선로와 fin-line 사이의 임피던스 정합의 관점에서 설계되었다. Offset DSPSL (double-sided parallel stripline)을 이용한 fin-line 테이퍼로 전이구조의 길이 및 그 구조를 결정할 수 있도록 하였다. 제작된 전이구조의 특성은 전이구조 당 85 ~ 108 GHz의 대역에서 0.67 dB 이하의 낮은 삽입 손실을 가지고 있으며, 83 ~ 110 GHz 이상의 대역에서 1 dB 이하의 삽입 손실을 가짐을 확인하였다. 본 논문에서 제시한 전이구조를 이용하여 W-대역의 초소형 레이다 및 다양한 응용 분야에 적용 가능하리라 예상된다.

• 한국인터넷방송통신학회논문지
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• 제23권2호
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• pp.73-78
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• 2023

식사하는 철학자 문제는 5명의 철학자(프로세서)들이 원형 탁자에 둘러 앉아 함께 스파게티(또는 국수) 식사를 하는데 있어 자신의 양쪽에 있는 젓가락(자원) 한 쌍(2개)을 모두 가져야만 식사가 가능한 경우로 모든 철학자가 우측의 젓가락 1개씩 모두 가진 경우 아무도 식사를 못하는 교착상태(deadlock)를 해결하는 문제이다. 교착상태는 병행 시스템(concurrent system)에서 빈번히 발생하는 문제로 현행 운영체제(OS)에서는 이를 예방하는 방법은 채택되지 않고 있다. 본 논문은 2≤n≤∞의 모든 프로세서들이 다중 병행(parallel concurrency)처리 능력을 갖고 있는 OS에서 교착상태를 전혀 유발하지 않는 묘책을 제안한다. 제안된 방법은 ⌊n/2⌋개의 홀수 프로세서들이 그룹을 형성하여 동시에 수행하는 방법으로 실행이 종료되면 다음 프로세서로 우측 이동(shift right)시키는 그룹 라운드-로빈 방법이다. 제안된 방법은 1-라운드의 모든 프로세서를 실행시키려면 짝수 프로세서인 경우 2회, 홀수 프로세서는 3회를 수행하면 되고, n회를 수행하면 짝수 프로세서인 경우는 n/2회, 홀수 프로세서는 (n-1)/2회를 수행하는 방식이다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권6호
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• pp.167-174
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• 2022

PIPO 경량 블록암호는 ICISC'20에서 발표된 암호이다. 본 논문에서는 32-bit RISC-V 프로세서 상에서 PIPO 경량 블록암호 ECB, CBC, CTR 운용 모드의 단일 블록 최적화 구현과 병렬 최적화 구현을 진행한다. 단일 블록 구현에서는 32-bit 레지스터 상에서 효율적인 8-bit 단위의 Rlayer 함수 구현을 제안한다. 병렬 구현에서는 병렬 구현을 위한 레지스터 내부 정렬을 진행하며, 서로 다른 4개의 블록이 하나의 레지스터 상에서 Rlayer 함수 연산을 진행하기 위한 방법에 대해 설명한다. 또한 CBC 운용모드의 병렬 구현에서는 암호화 과정에 병렬 구현 기법 적용이 어렵기 때문에 복호화 과정에서의 병렬 구현 기법 적용을 제안하며, CTR 운용모드의 병렬 구현에서는 확장된 초기화 벡터를 사용하여 레지스터 내부 정렬 생략 기법을 제안한다. 본 논문에서는 병렬 구현 기법이 여러 블록암호 운용모드에 적용 가능함을 보여준다. 결과적으로 ECB 운용모드에서 키 스케줄 과정을 포함하고 있는 기존 연구 구현의 성능 대비 단일 블록 구현에서는 1.7배, 병렬 구현에서는 1.89배의 성능 향상을 확인하였다.