• KSII Transactions on Internet and Information Systems (TIIS)
• /
• 제7권8호
• /
• pp.1770-1785
• /
• 2013

In this paper, a multi-hop transmission protocol based on parallel communication of secondary users (SUs) is proposed. The primary multi-hop network coexists with a set of SUs by cooperative spectrum sharing. The main optimization target of our protocol is the overall performance of the secondary system with the guarantee of the primary outage performance. The energy consumption of the primary system is reduced by the cooperation of SUs. The aim of the primary source is to communicate with the primary destination via a number of primary relays. SUs may serve as extra decode-and-forward relays for the primary network. When an SU acts as a relay for a primary user (PU), some other SUs that satisfy the condition for parallel communication are selected to simultaneously access the primary spectrum for secondary transmissions. For the proposed protocol, two opportunistic routing strategies are proposed, and a search algorithm to select the SUs for parallel communication is described. The throughput of the SUs and the PU is illustrated. Numerical results demonstrate that the average throughput of the SUs is greatly improved, and the end-to-end throughput of the PU is slightly increased in the proposed protocol when there are more than seven SUs.

• 한국정보처리학회논문지
• /
• 제4권10호
• /
• pp.2544-2552
• /
• 1997

본 논문은 병렬 프로토콜 구현을 위해서 (1)채널통신 모델, (2)포크-조인 모델, (3)사건조회 모델이라 부르는 3 가지 유형의 다중 프로세스 모델을 제시한다. 각 모델에 대한 병렬화 사양을 위해서 병렬 프로그래밍 언어인 Par. C System을 사용한다. 제안한 다중 프로세스 모델의 성능을 측정하기 위하여 인터넷 프로토콜 스택의 Internet Protocol (IP)을 Transputer상에서 구현한다. IP 프로토콜 기능은 송신측과 수신측으로 분리하고 양측의 병렬화는 Multiple Instruction Single Data(MISD) 구조를 이용한다. 제안한 모델들은 다양한 실행시간 과부하에 대하여 성능 평가와 비교 분석을 한다. 즉, 채널통신 모델에서는 채널을 경유한 사건 송신, 포크-조인 모델에서는 프로세스 생성, 그리고 사건조회 모델에서는 프로세스간 문맥전환시에 발생하는 과부하를 송신측과 수신측에 대하여 성능을 분석한다. 송신측의 성능 측정 결과, 사건조회 모델이 채널통신 모델과 포크-조인 모델과 비교하여 77%와 9%의 빠른 처리 시간을 보였다. 수신측에서는 포크-조인 모델이 채널통신 모델과 사건조회 모델과 비교하여 55%와 107%의 빠른 처리 시간을 보였다.

• Journal of information and communication convergence engineering
• /
• 제17권4호
• /
• pp.267-273
• /
• 2019

South Korea has allowed parallel importation since 1995. Parallel importation causes competition among importers in the logistics process allowing, consumers to purchase foreign brand products at low prices. Most parallel importers base product pricing on subjective judgements. Fashion products in particular, have different sales rates depending on trends and seasons, so sales performance varies greatly depending on selling price timing and policy. The merchandiser (MD) set the price on parallel importation products by aggregating information on imported products and pricing goods. However, this customized process is very time consuming for the MD. This is because the logistics process of parallel importation's customs clearance procedures and repair works is complicated and takes a significant amount of time. In this paper, we propose an improved parallel importation logistics process based on big data, which automatically sets the price of parallel importation products.

• 한국정보과학회논문지:데이타베이스
• /
• 제29권1호
• /
• pp.58-71
• /
• 2002

일반적으로 이미지나 공간 데이터베이스와 같은 다차원의 특징을 갖는 데이터들은 대용량의 저장공간을 요구한다. 이 대량의 데이터를 하나의 워크스테이션에 저장하고 검색을 수행하는 데는 한계가 있다. 최근 활발히 연구되고 있는 병렬 컴퓨팅 환경에서 이들에 대한 저장 및 검색을 수행한다면 훨씬 더 높은 성능 향상을 가져 올 수 있을 것이다. 이 논문에서는 기존에 존재하는 병렬 컴퓨팅 환경의 장점을 최대한 이용하는 병렬 고차원 색인구조를 제안한다. 제안하는 색인구조는 nP(프로세서)-nD(디스크)와 lP-nD의 결합 형태인 nP-n$\times$mD의 구조라고 볼 수 있다. 노드 구조는 팬-아웃을 증가시키고 트리의 높이를 줄일 수 있도록 설계되었다. 또한 I/O의 별렬성을 최대화하는 범위 탐색 알고리즘을 제안하고 이것을 K-최근접 탐색 알고리즘에 적용하여 탐색 성능향상을 꾀한다. 마지막으로, 다양한 환경에서의 실험을 통해 제안하는 색인구조의 탐색 성능을 테스트하고 기존에 제안된 병렬 다차원 색인구조와의 비교를 통해 제안한 방법의 우수함을 보인다.

• 대한전자공학회논문지SD
• /
• 제46권11호
• /
• pp.48-55
• /
• 2009

본 논문에서는 차세대 100-Gb/s급 광통신 시스템을 위한 3-병렬 Reed-Solomon (RS) 디코더 기반의 고속 Forward Error Correction (FEC) 구조를 제안한다. 제안된 16채널 RS기반 FEC 구조는 4개의 신드롬 계산 블록이 1개의 Key Equation Solver (KES) 블록을 공유하는 3-병렬 4채널 RS 기반 FEC 구조 4개로 구성되어 있다. 제안하는 100-Gb/s RS 기반 FEC는 1.2V의 공급전압의 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 구현 결과 제안된 RS기반 FEC 구조는 300MHz의 동작 주파수에서 115-Gb/s 의 데이터 처리율을 가지며, 기존의 RS 기반 FEC 구조에 비해 높은 데이터 처리율과 낮은 하드웨어 복잡도를 보여주고 있다.

• 한국항행학회논문지
• /
• 제21권5호
• /
• pp.485-490
• /
• 2017

본 논문에서는 그래픽 프로세서를 이용하여 고속으로 해무를 제거하는 기술을 제안한다. 이 기술은 호스트 프로세서(CPU)와 병렬처리가 가능한 여러 개의 그래픽 프로세서를 이용하여 입력영상에서 해무를 제거하는 것이다. 해무를 제거하는 과정 중에서 다크 채널 추출, 최대 밝기 채널 추출, 전달량 계산은 호스트 프로세서에서 수행하고, 양방향 필터를 적용하여 전달량을 정제하는 과정을 그래픽 프로세서를 기반으로 병렬처리하여 연산속도를 높였다. 제안한 병렬처리 기법의 검증을 위해 NVIDIA사의 GTX 1070 GPU를 3개를 사용하여 검증환경을 구성하였다. 구현결과 하나의 그래픽 프로세서로 구현하였을 때는 평균 140ms가 소요되고, OpenMP와 다중 GPGPU를 이용하여 구현하였을 때 26ms 소요되었다. 본 논문에서 제안하는 그래픽 프로세서 기반의 병렬연산 해무제거 기술은 선박의 안전항해, 항만 관제 분야에 사용될 수 있을 것이다.

• 한국시뮬레이션학회논문지
• /
• 제7권1호
• /
• pp.69-83
• /
• 1998

In this paper, we present the results of simulation by running parallel VHDL simulation on typical MPP(Massively Parallel Processor) systems such as IBM SP2 and SGI Origin 2000. Parallel simulation uses the synchronous protocol and parallel program is implemented using MPI(Message Passing Interface) based on message passing model, so that it can urn on any parallel programming environment which supports MPI, a standard communication library. And then GVT(Global Virtual Time) computation for parallel simulation is based on the global broadcasting with MPI＿Bcast(), which is a standard function in MPI and piggybacking. Our benchmark exhibits that as size of VHDL grows, the parallel simulation has a better performance compared with the sequential simulation. In addition, we also show the results of comparison between IBM SP2 and SGI Origin 2000 by applying the same application to those indirectly.

• 전자공학회논문지C
• /
• 제35C권2호
• /
• pp.29-35
• /
• 1998

This paper describes architectures and design of a SIMD type parallel image processing chip called SliM-II. The chiphas a linear array of 64 processing elements (PEs), operates at 30 MHz in the worst case simulation and gives at least 1.92 GIPS. In contrast to existing array processors, such as IMAP, MGAP-2, VIP, etc., each PE has a multiplier that is quite effective for convolution, template matching, etc. The instruction set can execute an ALU operation, data I/O, and inter-PE communication simulataneously in a single instruction cycle. In addition, during the ALU/multiplier operation, SliM-II provides parallel move between the register file and on-chip memory as in DSP chips, SliM-II can greatly reduce the inter-PE communication overhead, due to the idea a sliding, which is a technique of overlapping inter-PE communication with computation. Moreover, the bandwidth of data I/O and inter-PE communication increases due to bit-parallel data paths. We used the COMPASS$^{TM}$ 3.3 V 0.6.$\mu$m standrd cell library (v8r4.10). The total number of transistors is about 1.5 muillions, the core size is 13.2 * 13.0 mm$^{2}$ and the package type is 208 pin PQ2 (Power Quad 2). The performance evaluation shows that, compared to a existing array processors, a proposed architeture gives a significant improvement for algorithms requiring multiplications.s.

• ETRI Journal
• /
• 제46권2호
• /
• pp.194-204
• /
• 2024

A new method is proposed to generate a 32-tupling frequency millimeter wave (MMW) with eight Mach-Zehnder modulators (MZMs) connected in parallel. Theoretical analyses and simulation experiments are conducted. The optical sideband suppression ratio (OSSR) of the obtained ±16th order optical sidebands are 61.54 dB and 61.42 dB, and the radio frequency spurious suppression ratios (RFSSRs) of the generated 32-tupling frequency MMW are 55.52 dB and 55.27 dB based on the theoretical analysis and simulation experiments, respectively; these outcomes verified the feasibility of the new method. The main parameters used to affect the stability of the generated signal are the modulation index and extinction ratio of MZM. Their effects on the OSSR and RFSSR of the generated signals are investigated when they deviate from their designed values. Compared with the other proposed methods for the generation of 32-tupling frequency MMW by MZM, our method has the best spectral purity and stability, and it is expected to have important MMW over fiber applications.

• 한국정보전자통신기술학회논문지
• /
• 제4권3호
• /
• pp.209-216
• /
• 2011

최근 시스템 온 칩 내 메모리의 고속 동작을 위해 TCM (Tightly Coupled Memory)를 내장한 설계가 크게 증가하고 있다. 본 논문에서는 시스템 온칩 내 eDRAM을 사용한 TCM 메모리를 위한 새로운 병열 메모리 테스트 구조를 제안한다. 제안하는 기법에서 피테스트 메모리가 테스트 모드에서 병렬 구조로 바뀌고 바운더리 스캔 체인과 함께 내장 메모리의 테스트용이도가 크게 향상된다. 병렬테스트 방식의 메모리는 각 메모리 요소들이 특정한 기능을 수행하도록 구조화되어 있으므로 모듈들로 분할하여 테스트 할 수 있으며 입출력 데이터를 기반으로 동적 테스트 평가 가능하다. 시뮬레이션을 통하여 제안한 기법의 타당성을 검증하였다.