• 대한화학회지
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• 제50권4호
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• pp.315-320
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• 2006

도핑된 망간 산화물을 저온 산화환원반응을 통하여 합성하였다. 분말X선 회절분석 결과는 황이 도핑된 화합물이 층상 birnessite 구조로, 그리고 셀레늄 도핑 시료는 터널 -MnO2 구조로 결정화 되어 있음을 나타낸다. 이와 대조적으로 텔루륨이 도핑된 시료는 비정질상으로 잘 발달된 회절 피크를 보이지 않는다. EDS분석으로부터 칼코겐 원소가 망간 산화물 격자 내에 망간원소에 대해 4-7%의 농도로 도핑되었음을 확인하였다. 이들 물질을 이루는 구성원소의 화학결합상태를 X선 흡수 분광분석법 (XAS)을 이용하여 조사하였다. Mn K-흡수단 XAS 결과로부터 +3/+4가 혼합 원자가 상태를 가지는 망간 이온이 산소 팔면체 자리에 안정화 되어 있다는 사실을 확인하였다. Se K-와Te L1-흡수단 XAS 분석 결과는 중성인 Se과 Te 원소가 산화제인 KMnO4와의 반응을 통해 +6가 양이온으로 산화되었음을 보여준다. 결정구조와 망간의 산화상태를 감안하면 이들이 리튬 이차전지용 전극물질로서 응용 가능할 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.456-456
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• 2010

CMOS 소자가 서브마이크론($0.1\;{\mu}m$) 이하로 스케일다운 되면서 단채널 효과(short channel effect), 게이트 산화막(gate oxide)의 누설전류(leakage current)의 증가와 높은 직렬저항(series resistance) 등의 문제가 발생한다. CMOS 소자의 구동전류(drive current)를 높이고, 단채널 효과를 줄이기 위한 가장 효율적인 방법은 소스 및 드레인의 얕은 접합(shallow junction) 형성과 직렬 저항을 줄이는 것이다. 플라즈마 도핑 방법은 플라즈마 밀도 컨트롤, 주입 바이어스 전압 조절 등을 통해 저 에너지 이온주입법보다 기판 손상 및 표면 결함의 생성을 억제하면서 고농도로 얕은 접합을 형성할 수 있다. 그리고 얕은 접합을 형성하기 위해 주입된 불순물의 활성화와 확산을 위해 후속 열처리 공정은 높은 온도에서 짧은 시간 열처리하여 불순물 물질의 활성화를 높여주면서 열처리로 인한 접합 깊이를 얕게 해야 한다. 그러나 접합의 깊이가 줄어듦에 따라서 소스 및 드레인의 표면 저항(sheet resistance)과 접촉저항(contact resistance)이 급격하게 증가하는 문제점이 있다. 이러한 표면저항과 접촉저항을 줄이기 위한 방안으로 실리사이드 박막(silicide thin film)을 형성하는 방법이 사용되고 있다. 본 논문에서는 (100) p-type 웨이퍼 He(90 %) 가스로 희석된 $PH_3$(10 %) 가스를 사용하여 플라즈마 도핑을 실시하였다. 10 mTorr의 압력에서 200 W RF 파워를 인가하여 플라즈마를 생성하였고 도핑은 바이어스 전압 -1 kV에서 60 초 동안 실시하였다. 얕은 접합을 형성하기 위한 불순물의 활성화는 ArF(193 nm) excimer laser를 통해 $460\;mJ/cm^2$의 에니지로 열처리를 실시하였다. 그리고 낮은 접촉비저항과 표면저항을 얻기 위해 metal sputter를 통해 TiN/Ti를 $800/400\;{\AA}$ 증착하고 metal RTP를 사용하여 실리사이드 형성 온도를 $650{\sim}800^{\circ}C$까지 60 초 동안 열처리를 실시하여 $TiSi_2$ 박막을 형성하였다. 그리고 $TiSi_2$의 두께를 측정하기 위해 TEM(Transmission Electron Microscopy)을 측정하였다. 화학적 결합상태를 분석하기 위해 XPS(X-ray photoelectronic)와 XRD(X-ray diffraction)를 측정하였다. 접촉비저항, 접촉저항과 표면저항을 분석하기 위해 TLM(Transfer Length Method) 패턴을 제작하여 I-V 특성을 측정하였다. TEM 측정결과 $TiSi_2$의 두께는 약 $580{\AA}$ 정도이고 morphology는 안정적이고 실리사이드 집괴 현상은 발견되지 않았다. XPS와 XRD 분석결과 실리사이드 형성 온도가 $700^{\circ}C$에서 C54 형태의 $TiSi_2$ 박막이 형성되었고 가장 낮은 접촉비저항과 접촉저항 값을 가진다.

• 방사선산업학회지
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• 제6권1호
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• pp.31-40
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• 2012

There are two methods to fabricate the readout electronic to a large-area CMOS image sensor (LACIS). One is to design and manufacture the sensor part and signal processing electronics in a single chip and the other is to integrate both parts with bump bonding or wire bonding after manufacturing both parts separately. The latter method has an advantage of the high yield because the optimized and specialized fabrication process can be chosen in designing and manufacturing each part. In this paper, LACIS chip, that is optimized design for the latter method of fabrication, is presented. The LACIS chip consists of a 3-TR pixel photodiode array, row driver (or called as a gate driver) circuit, and bonding pads to the external readout ICs. Among 4 types of the photodiode structure available in a standard CMOS process, $N_{photo}/P_{epi}$ type photodiode showed the highest quantum efficiency in the simulation study, though it requires one additional mask to control the doping concentration of $N_{photo}$ layer. The optimized channel widths and lengths of 3 pixel transistors are also determined by simulation. The select transistor is not significantly affected by channel length and width. But source follower transistor is strongly influenced by length and width. In row driver, to reduce signal time delay by high capacitance at output node, three stage inverter drivers are used. And channel width of the inverter driver increases gradually in each step. The sensor has very long metal wire that is about 170 mm. The repeater consisted of inverters is applied proper amount of pixel rows. It can help to reduce the long metal-line delay.

• 한국산학기술학회논문지
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• 제20권6호
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• pp.14-18
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• 2019

반도체의 전도성은 주로 케리어에 의해서 결정된다. 전도성이 높아지려면 케리어의 수가 많고 에너지 내의 트랩 준위를 만들어서 케리어들이 낮은 에너지로도 금지대역을 넘어설수 있도록 하는 도핑기법을 주로 사용한다. 케리어들은 결정질 결합구조를 갖으며, 계면불일치에 의하여 전도성이 떨어지는 경향도 있지만 대체적으로 고농도 도핑은 이동도를 높이는 대표적인 방법에 속한다. 하지만 비정질 결합구조에서도 전도성이 높아지는 현상이 나타나며, 본 연구에서는 트래핑현상과는 다른 터널링 현상에 의한 공간전하제한 전류가 흐르면서 전도성이 향상되고 이동도가 높아지는 현상에 대하여 관찰하였다. 비정질구조에서는 케리어수가 낮고 저항이 높아지며, 커패시턴스의 on/off 특성이 향상되면서 이동도가 높아지는 것을 확인하였다. ZTO 박막은 150도에서 열처리한 경우 커패시턴스의 on/off 특성이 향상되었으며, 충전과 방전하는 실험에서는, 충전과 방전되는 형상에 있어서 시간차이가 있었으며, n형과 p형의 구분이 없었으며, 공핍층과 같은 비정질 결합구조를 보여주었다. 비정질 결합구조는 전위장벽으로 볼 수 있으며, 전위장벽은 공간전하제한전류가 흐르게 되는 원천이기도 하며, 터널링현상에 의한 전도현상이 나타나는 원인이 된다. 따라서 비정질구조에서 이동도가 증가하는 현상이 나타났으며, 케리어가 희박함에도 불구하고 전도성이 증가하는 것을 확인하였다.