• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (1)
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• pp.605-607
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• 2000

본 논문에서는 유한 필드 GF(2m)상에서 모듈러 곱셈 A(x)B(x) mod p(x)를 수행하는 2-디지트 시리얼 (2-digit-serial) 시스톨릭 어레이 구조인 곱셈기를 제안하였다. LSB-first 곱셈 알고리즘을 분석한 후 2-디지트 시리얼 형태의 자료의존 그래프(data dependency graph, 이하 DG)를 생성하여 시스톨릭 어레이를 설계하였다. 제안한 구조는 정규적이고 서로 반대 방향으로 진행하는 에지들이 없다. 그래서 VLSI 구현에 적합하다. 제안한 2-디지트 시리얼 곱셈기는 비트-패러럴(bit-parallel) 곱셈기 보다는 적은 하드웨어를 사용하며 비트-시리얼(bit-serial) 곱셈기 보다는 빠르다. 본 논문에서 제안한 2-디지트 시리얼 시스톨릭 곱셈기는 기존의 같은 종류의 곱셈기 보다 처리기의 최대 지연 시간이 적다. 그러므로 전체 시스톨릭 곱셈기의 처리시간을 향상시킬 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제28권6호
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• pp.289-300
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• 2001

본 논문에서는 유한 필드 GF(2$_{m}$ ) 상에서 모듈러 곱셈 A($\chi$)B($\chi$) mod P($\chi$)을 수행하는 새로운 선형 문제-크기(full-size) 시스톨릭 어레이 구조인 LSB-first 곱셈기를 제안한다. 피연산자 B($\chi$)의 LSB(least significant bit)를 먼저 사용하는 LSB-first 모듈러 곱셈 알고리즘으로부터 새로운 비트별 순환 방정식을 구한다. 데이터의 흐름이 규칙적인 순환 방정식을 공간-시간 변환으로 새로운 시스톨릭 곱셈기를 설계하고 분석한다. 기존의 곱셈기와 비교할 때 제안한 곱셈기의 면적-시간 성능이 각각 10%와 18% 향상됨을 보여준다. 또한 같은 설계방법으로 곱셈과 제곱연산을 동시에 수행하는 새로운 시스톨릭 곱셈/제곱기를 제안한다. 유한 필드상의 지수연산을 위해서 제안한 시스톨릭 곱셈/제곱기를 사용할 때 곱셈기만을 사용 할 때보다 면적-시간 성능이 약 26% 향상됨을 보여준다.

• Journal of electromagnetic engineering and science
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• 제14권4호
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• pp.342-345
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• 2014

An active frequency doubler monolithic microwave integrated circuit (MMIC) for E-band transceiver applications is presented in this letter. This MMIC has been fabricated in a commercial $0.1-{\mu}m$ GaAs pseudomorphic high electron mobility transistor (pHEMT) process on a 2-mil thick substrate wafer. The fabricated MMIC chip has been measured to have a high output power performance of over 13 dBm with a high fundamental leakage suppression of more than 38 dBc in the frequency range of 71 to 86 GHz under an input signal condition of 10 dBm. A microstrip coupled line is used at the output circuit of the doubler section to implement impedance matching and simultaneously enhance the fundamental leakage suppression. The fabricated chip is has a size of $2.5mm{\times}1.2mm$.

• Nuclear Engineering and Technology
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• 제56권7호
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• pp.2557-2562
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• 2024

A type of integrated multiple-single-channel analyzer (IMSCA) is described. The IMSCA works with an input pulse of 2-20 pC, and it can be directly connected to a scintillation detector, which eliminates the need for a linear amplifier. It consists of 64 input ports, so 1-64 detectors can be set by users according to different requirements. Two energy regions for each input channel can be simultaneously analyzed. Another advantage of the IMSCA is that it integrates with a high-speed pulse signal acquisition card and transmits data to the computer through the network. The maximum pulse through-rate is 1.4 MHz, and linearity can reach 0.1%. This IMSCA has been successfully used in enrichment detecting of nuclear fuel rod.

• 전자공학회논문지
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• 제53권12호
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• pp.88-93
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• 2016

본 논문에서는 유한체의 수학적 성질과 그래프이론을 바탕으로 GF(P)상의 선형디지털스위칭함수구성을 효과적으로 구성하는 한가지 방법을 제안하였다. 제안한 방법은 주어진 임의의 디지털스위칭함수의 입출력 사이의 연관관계특성으로 부터 DCG를 도출한 후에 노드의 개수를 인수분해한다. 이때 행렬방정식을 해당 차수보다 낮은 기약다항식으로 인수분해하여 그 결과를 부분회로실현한 다음 선형결합함으로써 최종 선형디지털스위칭함수를 구성하였다. 그 결과 기존의 방법에 비해 선형디지털스위칭함수구성을 상당히 간단화 할 수 있었으며 회로구성은 유한체 GF(P)내에서 정의된 가산기와 계수곱셈기를 사용하여 용이하게 실현 할 수 있다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2201-2206
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• 2008

본 논문에서는 유한체의 수학적 성질과 그래프이론을 바탕으로 GF(P)상의 선형디지털스위칭함수구성을 효과적으로 구성하는 한가지 방법을 제안하였다. 제안한 방법은 주어진 임의의 디지털스위칭함수의 입출력 사이의 연관관계특성으로 부터 DCG를 도출한 후에 노드의 개수를 인수분해한다. 이때 행렬방정식을 해당 차수보다 낮은 기약다항식으로 인수분해하여 그 결과를 부분회로실현한 다음 선형결합함으로써 최종 선형디지털스위칭함수를 구성하였다. 그 결과 기존의 방법에 비해 선형디지털스위칭함수구성을 상당히 간단화 할 수 있었으며 회로구성은 유한체 GF(P)내에서 정의된 가산기와 계수곱셈기를 사용하여 용이하게 실현 할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제18권6호
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• pp.195-200
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• 2018

W-대역 송수신기를 위한 주파수 8체배기가 100-nm GaAs pHEMT 공정으로 설계 및 제작되었다. 제작된 체배기는 송수신기의 국부발진기 및 신호원으로 활용 가능하다. 공통-소스 2체배기를 3단 연결하여 10.75 GHz의 입력 신호를 83 GHz로 체배할 수 있다. 변환 이득 향상과 불요파 억제를 위하여 공통-소스 증폭기가 각 체배단 마다 포함되었다. 증폭기를 대역 필터로 활용하여 크고 복잡한 수동 필터 없이 충분한 불요파 억제도를 확보할 수 있다. 또한 각 증폭기 이득을 조정하여 변환 효율을 극대화하였다. 제작된 체배기는 80 - 84 GHz 대역에서 6 dBm 이상의 높은 출력을 보이며 20 dBc 이상의 우수한 불요파 억제 성능을 확보하였다.

• 한국지반공학회논문집
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• 제17권6호
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• pp.193-205
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• 2001

본 연구에서는 수직 및 수평하중을 받는 군말뚝의 배열 및 중심간격을 고려한 실내모형실험을 수행하여 군말뚝기초의 거동특성을 분석하였다. 모형말뚝은 PVC말뚝을 사용하였으며 모형지반은 주문진표준사를 이용해 조밀한 사질토 지반(Dr=73%)으로 조성하였다. 말뚝의 배열은 $2\times2,\; 3\times3$ 배열, 말뚝중심간격은 말뚝직경의 2.5, 5.0, 7.5 배인 경우를 고려하였다. 실험결과 수직하중을 받는 말뚝에서는 두부에서의 수직하중-침하량곡선, 하중전이함수인 주면마찰락력-변위곡선(t-z 곡선)과 선단지지력-변위곡선(q-z 곡선)을 구하였으며, 수평하중을 받는 말뚝에서는 두부에서의 수평하중-수평변위곡선, 하중전이함수인 지반반력-변위곡선(p-y곡선)을 구하였고 이를 토대로 말뚝의 배열 및 중심간격에 따른 군말뚝계수를 제안하였다. 또한 수평하중을 받는 군말뚝의 각 열에 대해 상호작용계수(P-multiplier)를 산정하였다.

• 한국정보통신학회논문지
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• 제25권3호
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• pp.419-426
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• 2021

NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.

• KDI Journal of Economic Policy
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• 제34권4호
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• pp.27-68
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• 2012

본 연구는 금융위기에 대응하기 위한 재정정책 관련 조치들을 시점에 따라 정리하고, 확장적 재정정책이 거시변수에 미친 영향을 살펴봄으로써 정책적 시사점을 도출하는 데 주안점을 두고 있다. 금융위기에 대응한 확장적 재정정책의 규모는 총 59.8조원(2007년 GDP 대비 6.1%)으로 파악되었다. 이 중 일시적인 재정지출의 증가는 2008년 추경, 2009년 예산안 수정, 2009년 추경 등을 통해 이루어졌으며, 총규모는 30.5조원으로 추계되었다. 더불어 감세는 2008년 및 2009년 세제개편을 중심으로 이루어졌는데, 총규모는 29.3조원으로 파악되었다. 일시적인 재정지출 확대 및 감세에 따른 거시변수의 동태적 변화를 살펴본 결과, 감세효과를 제외한 순수한 재정지출의 일시적 증가로 인한 실질GDP 성장률 제고효과는 재정확대가 없었을 경우와 비교하여 2009년에 1.1%p, 2010년에 0.3%p 정도로 나타났다. 한편 감세정책을 포함한 확장적 재정정책의 효과를 감안한 경우 실질GDP 성장률 제고효과는 더욱 크게 나타났다. 2009년의 경우 실질GDP는 추가적으로 1.9%p 정도 증가한 것으로 나타났는데, 이 중 지출확대에 의한 증가가 1.1%p, 감세에 따른 증가가 0.8%p 정도인 것으로 추정되었다. 이러한 결과를 바탕으로 볼 때, 2008년 하반기 이후 금융위기 기간 동안 실시된 확장적 재정정책은 한국경제가 금융위기에 따른 경기침체로부터 예상보다 빠른 회복세를 시현하는 데 중요한 역할을 한 것으로 평가된다.