• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1995년도 종합학술발표회논문집
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• pp.151-162
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• 1995

보다 짧은 길이의 덧셈/뺄셈 사슬($addition_{traction-chain}$)을 찾는 문제는 정수론을 기반으로 하는 많은 암호시스템들에 있어서 중요한 문제이다. 특히, RSA에서의 모듈라멱승(modular exponentiation)이나 타원 곡선(elliptic curve)에서의 곱셈 연산시간은 덧셈사슬(addition-chain) 또는 덧셈/뺄셈 사슬의 길이와 정비례한다 본 논문에서는 덧셈/뻘셈 사슬을 구하는 새로운 알고리즘을 제안하고, 그 성능을 분석하여 기존의 방법들과 비교한다. 본 논문에서 제안하는 알고리즘은 작은윈도우(small-window) 기법을 기반으로 하고, 뺄셈을사용해서 윈도우의 개수를 최적화함으로써 덧셈/뺄셈 사슬의 길이를 짧게 한다. 본 논문에서 제안하는 알고리즘은 512비트의 정수에 대해 평균길이 595.6의 덧셈/뺄셈 사슬을 찾는다.

• 한국인터넷방송통신학회논문지
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• 제14권6호
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• pp.25-31
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• 2014

비대칭키 RSA의 공개키 e와 합성수 n=pq은 알고 있고 개인키 d를 모를 때, ${\phi}(n)=(p-1)(q-1)=n+1-(p+q)$을 구하여 $d=e^{-1}(mod{\phi}(n))$으로 개인키 d를 해독한다. 암호해독은 일반적으로 n/p=q 또는 $a^2{\equiv}b^2$(mod n), a=(p+q)/2,b=(q-p)/2를 구하는 소인수 분해법이 널리 적용되고 있다. 그러나 아직까지도 많은 RSA 수들이 해독되지 않고 있다. 본 논문은 ${\phi}(n)$을 직접 구하는 알고리즘을 제안하였다. 제안된 알고리즘은 이산대수의 아기걸음-거인걸음법과 모듈러 지수연산의 $2^k$-ary법을 적용하였다. 이 알고리즘은 역-아기걸음과 $2^k$-ary 성인걸음법을 적용하여 기본적인 성인걸음법 수행횟수를 $1/2^k$로 줄이고, $m={\lfloor}\sqrt{n}{\rfloor}$의 저장 메모리 용량도 l, $a^l$ > n로 감소시켜 ${\phi}(n)$을 l회 이내로 구하였다.

• 한국정보과학회논문지:정보통신
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• 제30권4호
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• pp.474-483
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• 2003

인터넷 관련 국제 표준화 기구인 Internet Engineering Task Force(IETF)에서는 이동 환경에서의 인터넷 사용을 위한 Mobile Ipv6 프로토콜을 제안하였으며 이에 대한 많은 연구가 진행되고 있다. 경로 최적화를 기본 원칙으로 하는 Mobile IPv6은 최적화된 경로를 따라 이동노드로 패킷의 전달을 가능하게 하지만 이를 위해서 이동 노드들은 이동시마다 자신의 위치를 HA(Home Agent)나 CN(Correspondent Node)에게 알려야 한다. 만일 빈번하게 이동하는 노드는 그 만큼 자주 위치갱신 및 등록 작업을 수행하여야 한다. 이를 보완하기 위하여 계층적 기법들이 제안되었다. 즉, 계층적 기법들은 중간 이동성 에이전트를 두어 매크로 이동성과 마이크로 이동성을 분리하여 지역성을 이용한다. 그리나 이런 계층적 기법들은 패킷 전송에 있어서 경로 최적화를 보장하지 못한다. 따라서 CN에서 이동 노드를 향하는 모든 패킷들은 반드시 중간 이동성 에이전트를 통과하여야 한다. 이는 중간 이동성 에이전트의 패킷집중과 불필요한 패킷 지연을 초래하게 된다. 이에 본 논문에서는 이 중간 이동성 에이전트의 패킷 집중을 완화시키고, 패킷의 지연을 줄이기 위한 기법을 제안하고자 한다. 이를 위해 기존의 계층 기법에 프로파일의 개념을 도입한다. 프로파일은 각 서브넷에서의 이동노드의 상주시간에 대한 기록을 보유하고 있으며 이 프로파일을 이용하여 중간 이동성 에이전트가 패킷 전송을 위해 기존의 패킷 전송 경로와 최적화된 경로중에서 이동노드에 적절한 위치정보를 CN들에게 알린다. 이렇게 함으로서 제안 기법은 최적화된 경로로 패킷을 전송할 수 있으므로 중간 이동성 에이전트로의 패킷 집중을 완화시키고, 이에 따르는 불필요한 패킷 지연을 완화시킬 수 있다.

• 정보보호학회논문지
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• 제10권4호
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• pp.81-93
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• 2000

본 논문에서는 RSA 암호 시스템의 핵심 연산인 모듈로 멱승의 처리속도를 향상시키기 위한 방법으로 하이래딕스 (High-Radix) 연산 방식과 CRT(Chinese Remainder Theorem)를 적용한 새로운 하드웨어 구조를 제안한다. 모듈로 멱승의 기본 연산인 모듈로 곱셈은 16진 연산 방법을 사용하여 PE(Processing Element)의 개수를 1/4고 줄임으로써, 기존의 이 진 연산 방식에 비해 클럭 수차 파이프라이닝 플립플롭의 지연시간을 1/4로 줄였다. 복호화시에는 합성수인 계수 N 의 인수, p, q를 알고 있는 점을 이용하여 속도를 향상시키는 일반적인 방법인 CRT 알고리즘을 적용하였다. 즉, s비트 의 키에 대해, s/2비트 모듈로 곱셈기 두 개를 병렬로 동시 수행함으로써 처리 속도를 CRT를 사용하지 않을 때보다 4 배정도 향상시켰다. 암호화의 경우는 두 개의 s/2비트 모듈로 곱셈기를 직렬로 연결하여 s/비트에 대한 연산이 가능하도록 하였으며 공개키는 E는 17비트까지의 지수를 허용하여 빠른 속도를 유지하였다. 모듈로 곱셈은 몽고메리 알고리즘을 변형하여 사용하였으며, 그 내부 계산 구조를 보여주는 데이터 종속 그래프(Dependence Graph)를 수평으로 매핑하여 1차원 선형 어레이 구조로 구성하였다. 그 결과 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 근거로 산출한 때, 1024 비트 RSA 연산에 대해서 160Mhz의 클럭 주파수로 암호화 시에 15Mbps, 복호화 시에 1.22Mbs의 성능을 가질 것으로 예측되며, 이러한 성능은 지금가지 발표된 국내의의 어느 논문보다도 빠른 RSA 처리 시간이다.

• 정보처리학회논문지C
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• 제8C권1호
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• pp.32-40
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• 2001

본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.

• 정보보호학회논문지
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• 제20권5호
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• pp.81-88
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• 2010

Sun 등은 노트북이나 PDA와 같은 모바일 장치의 보안을 위해, 착용 가능한 토큰 시스템을 제안하였다. 본 논문을 통해, Sun 등의 시스템이 오프라인 패스워드 추측 공격, 그리고 기지평문 공격에 기반한 중간자 공격에 취약하다는 것을 보여준다. 우리는 성능저하를 최소화 하는 동시에, Sun 등의 시스템의 보안 문제점을 극복하는 해결책을 제시한다. Sun 등의 시스템과 비교하여, 제안하는 프로토콜에서는 연산 능력이 부족한 토큰의 경우 곱셈 연산이 1회 추가되었으며, 연산 능력이 우수한 노트북, PDA와 같은 모바일 장치에서는 지수승 연산이 1회 추가되었다. 제안하는 프로토콜에서는 Sun 등의 시스템에 존재하는 보안 문제점 뿐 아니라, 알려진 어떠한 보안 문제점도 존재하지 않는다. 즉, 제안하는 시스템은 최소한의 추가적인 오버헤드 만으로, Sun 등의 보안 취약점을 모두 극복하였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.112-117
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• 2004

본 논문에서는 유한 체 $GF(2^m)$상에서 셀룰라 오토마타 (Cellular Automata)의 구조에 적합한 곱셈기 구조를 제안한다. 제안된 LSB 우선 곱셈 구조는 AOP(All One Polynomial)를 기약 다항식으로 사용하며, m＋1의 지연시간과 $ 1-D_{AND}＋1-D{XOR}$의 임계경로를 갖는다. 특히 정규성, 모듈성, 병렬성을 가지기 때문에 VLSI구현에 효율적이고 나눗셈기, 지수기 및 역원기를 설계하는 데 기본 구조로 사용될 수 있다 또한, 이 구조는 유한 체 상에서 Diffie-Hellman 키 교환 프로토콜, 디지털 서명 알고리즘, 및 ElGamal 암호화와 같이 잘 알려진 공개키 정보 보호 서비스를 위한 기본 구조로 사용될 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.898-900
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• 2005

모듈러 멱승은 양수 x, E, N에 대하여 $x^Emod$ N로 정의된다. 모듈러 멱승 연산은 대부분의 공개키 암호화 알고리즘과 전자서명 프로토콜에서 핵심적인 연산으로 사용되고 있으므로, 그 효율성은 암호 프로토콜의 성능에 직접적인 영향을 미친다. 따라서 모듈러 멱승 연산에 필요한 곱셈 수를 감소시키기 위하여, 슬라이딩 윈도우를 적용한 CLNW 방법이나 VLNW 방법이 가장 널리 사용되고 있다. 본 논문에서는 조합론(combinatorics)에서 많이 응용되는 그래프 모델을 모듈러 멱승 연산에 적용할 수 있음을 보이고, 일반화된 그래프 모델을 통하여 VLNW 방법보다 더 적은 곱셈 수로 모듈러 멱승을 수행하는 방법을 설명한다. 본 논문이 제안하는 방법은 전체 곱셈 수를 감소시키는 새로운 블록들을 일반화된 그래프 모델의 초기 블록 테이블에 추가할 수 있는 초기 블록 테이블의 두 가지 확장 방법들로써, 접두사 블록의 확장과 덧셈 사슬 블록의 확장이다. 이 방법들은 새로운 블록을 초기 블록 테이블에 추가하기 위해 필요한 곱셈의 수와 추가한 뒤의 전체 곱셈 수를 비교하면서 초기 블록 테이블을 제한적으로 확장하므로, 지수 E에 non-zero bit가 많이 나타날수록 VLNW 방법에 비해 좋은 성능을 보이며 이는 실험을 통하여 검증하였다.

• 정보보호학회논문지
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• 제14권3호
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• pp.137-144
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• 2004

3GPP-WLAN(3rd Generation Partnership Project-Wireless Local Area Network) interworking은 WLAN UE(user equipment)에 의한 3GPP 시스템내에서 자원 이용과 서비스 접근을 의미하며, 3GPP 서비스와 기능을 WALN 액세스 환경으로 확장함으로써, 3GPP 시스템에 무선 액세스 기술로 WLAN을 보완적으로 이용하는 것을 목적으로 한다. 본 논문에서는 3GPP-WLAN interworking에서 UE 개시 터널 설정을 위한 효율적인 메커니즘을 제안한다. 제안된 메커니즘은 UE와 3GPP AAA(Authentication, Authorization Accounting) 서버 사이의 인증과 키 일치 과정에서 미리 분배된 비밀키에 기반 한다. 따라서 UE에서 많은 계산을 필요로 하는 모듈러 지수승 연산과 공개키 서명 연산을 피할 수 있다. 또한 제안된 기법은 UE와 PDGW(Packet Data Gateway) 사이에 상호 인증과 세션 키 설정을 제공한다.

• 정보보호학회논문지
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• 제18권2호
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• pp.3-10
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• 2008

유한체 $GF(2^m)$의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 $T_A+({\lceil}{\log}_2m{\rceil})T_x$ 시간 복잡도와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 $2(ms+s^2)$ 감소하며, 시간복잡도는 $T_A+({\lceil}{\log}_2(m+s){\rceil})T_x$에서 $T_A+({\lceil}{\log}_2m{\rceil})T_x$로 감소된다. ($T_A$:2개의 입력에 1개의 출력인 AND 게이트 시간, $T_x$:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m:ESP기약 다항식 차수, s: ESP기약 다항식의 각항의 차수 간격)