• 한국콘텐츠학회논문지
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• 제12권3호
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• pp.77-83
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• 2012

웨이블릿 방식의 비디오 압축에서 과도한 메모리 요구 사항을 감소시키기 위해 본 논문은 저 복잡도의 임베디드 압축(Embedded Compression : EC) 알고리즘을 적용한다. 본 논문의 EC 알고리즘은 화질 열화가 거의 무손실에 가깝도록 하기 위해 고정 압축률 50%를 사용한다. 본 논문의 EC 기법을 통해 EC가 적용되지 않은 웨이블릿 비디오 인코더와 비교하여 이산 웨이블릿 변환 과정에서 발생하는 임시적인 저주파 웨이블릿 계수들의 메모리의 접근과 크기를 50%로 줄일 수 있다. 또한, 포워드 적응형 양자화(FAQ)와 고정 길이 코드 기반의 EC 알고리즘은 웨이블릿과 SPHIT(Set Partitioning in Hierarchical Trees) 사이의 버퍼의 크기와 대역폭을 50%까지 절약할 수 있다. 시뮬레이션 결과를 통해, 비디오 코더의 목표 비트율이 1 과 0.5 bpp 인 경우에 본 논문에서 적용한 EC 알고리즘에 의한 평균적인 PSNR 저하가 각각 0.179와 0.162 dB 임을 알 수 있다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.386-392
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• 2015

영상압축코덱은 데이터를 일정한 블록크기로 나누어 처리하며 블록크기로 나누어진 데이터는 필요에 따라 처리 순서가 바뀌게 되므로 블록단위의 순서 재배열을 위해서는 블록의 크기에 해당하는 데이터를 메모리에 저장한 후 새로운 순서로 읽는다. 처리 속도를 유지하기 위해서는 두 개의 메모리를 이용하여 입력 데이터를 저장하는 동시에 이전에 저장된 데이터를 읽는 방법을 사용한다. 본 논문에서는 단일 메모리를 적용한 불규칙한 입출력 순서 변환의 경우에도 주소의 변화가 유한한 갱신 횟수 안에 반복되는 예측 가능한 규칙성을 가짐을 보이고 하드웨어 구현을 위한 효율적인 방법을 제안한다. 제시한 방법은 HDL로 설계하여 TSMC 0.18 CMOS 공정 라이브러리를 이용하여 합성하였고 다양한 입출력 순서변환 스캔블록에 대해 40%이상의 면적 절감효과가 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.7-13
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• 2002

USB 카메라를 이용하여 PC 화상 회의를 할 때 image sensor에서 읽어드린 동화상을 USB를 통해서 PC로 전송하게 되는데 이 때 USB의 전송 속도의 제한 때문에 동화상의 압축이 필요하다. 동화상의 압축을 위해서는 많은 양의 메모리가 필요하므로 외부 메모리를 사용하는 것이 일반적이다. 동화상 압축 알고리즘은 여러 가지가 있지만 JPEG을 사용할 경우 동화상 프레임을 모두 저장할 필요는 없으며, JPEG 압축 엔진으로 일정한 속도로 들어오는 데이터와, JPEG에서 사용되는 데이터의, 순서의 불일치를 해결해주는JPEG 입력 버퍼만이 필요하다. JPEG 입력 버퍼는 읽고 쓰는 순서가 차이가 많이 나므로 double buffering을 사용하는 것이 일반적이지만 이 논문에서는 double buffering을 사용하지 않고 칩 안에 내장 되는데 문제가 없는 적은 메모리 요구량으로 구현하는 방법을 제안한다. 제안된 메모리 아키텍처를 사용하면 별도의 외부 메모리가 필요하지 않으므로 부품 감소에 의한 전체적인 비용 절감이 가능하다.

• 수산해양교육연구
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• 제17권1호
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• pp.76-85
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• 2005

GIS (Geographic Information Systems) technology is a necessary function to support location based on service by using GPS in the mobile environment. These mobile systems have basic functional limitations such as a low rate of processing, limited memory capacity, and small screen size. Because of these limitations, most of the mobile systems require development of a reduced digital map to overcome problems with large-volume spatial data. In this paper, we suggest using the reduced digital map format in order to use location based on service in a PDA environment. The processing of the proposed data format consists of map generation, redefinition of layers, creating polygons, and format conversion. The proposed data format reduces the data size by about 98% comparing with DXF format based on the digital map of Busan.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.83-90
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• 2004

본 논문은 메모리 크기의 제약을 많이 받는 내장형 마이크로프로세서의 문제를 해결하기 위해 32-bit 명령어와 24-bit, 16-bit 명령어를 혼합 사용하여 3가지 명령어 모드를 갖는 새로운 명령어 셋(X32V ISA)을 제안하였으며, 이를 기반으로 32-bit 5 stage pipeline RISC 마이크로프로세서를 설계하였다. 이를 검증하기 위해서 X32V ISA 전용 시뮬레이터를 이용하여 멀티미디어 프로그램의 프로그램 코드 사이즈를 산출하였다. 그 결과로 Light mode와 Ultra light mode는 Default mode에 비해 각각 최소 8%, 27%의 프로그램 코드 사이즈 감소를 확인하였으며, Xilinx FPGA를 이용하여 33MHz 동작 환경에서 X32V ISA의 모든 명령어 수행을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제27권1호
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• pp.101-108
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• 2000

데이타 선인출 방법은 데이타 참조와 프로세서 계산의 중첩을 이용하여 주메모리 접근 지연시간을 줄여주는 효과적인 방법이다. 그러나 선인출된 데이타가 캐쉬 메모리에 있는 다른 유용한 데이타들을 대체시키거나 또한 선인출된 데이타가 사용되지 않는 무익한 선인출일 경우 프로그램의 성능은 저하된다. 이러한 현상은 향후 사용되는 데이타들에 대한 정확한 예측이 부족하므로 발생된다. 병렬 프로그램이 계산을 위하여 데이타 배열들을 사용할 때 그레인 크기는 향후 사용되는 데이타 지역의 범위를 나타내므로 데이타 선인출을 위한 유용한 정보이다. 이런 정보를 기반으로 본 논문에서는 병렬 프로그램의 그레인 크기를 이용한 새로운 데이타 선인출 방법을 제안한다. 모의시험에서 제안된 선인출 방법은 기존의 선인출 방법들보다 버스 트랜잭션을 감소시킬 뿐만 아니라 유용한 선인출의 증가로 시험된 병렬 프로그램들의 성능을 향상시킨다.

• 대한전기학회논문지
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• 제37권5호
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• pp.261-271
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• 1988

본 논문에서는 계통을 분할하여 측정시스템을 설계하는 계층적 알고리즘을 제시 하였다. 계통이 대규모화 함에 따라 최적측정시스템을 위한 기존의 알고리즘들은 과다한 컴퓨터 기억용량을 여구하게 되었다. 본 알고리즘은 이 문제점을 해결하기 위해 계통을 분할하여 계통 분할시 발생되는 경계측정점을 등가화하는 계층적 방법을 이용하였다. 이 방법을 측정 시스템 설계에 적용한 결과 계산시간과 컴퓨터 기억용량에서 상당한 감소 효과를 보았으며 대규모 계ㅖ통적용에 잇어서도 만족할 만한 정확도를 얻었다. 또한 제시된 알고리즘을 여러 계통에 적용하여 성계총 적용 가능성을 보였다.

• 대한전자공학회논문지TC
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• 제46권5호
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• pp.88-94
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• 2009

본 논문에서는 다중 안테나 시스템에서 신호 수신을 위한 lattice reduction (LR) 기반 복호기의 복잡도를 줄이기 위한 방법을 제안한다. ML (Maximum Likelihood) 방식이 복호 성능은 우수하지만 안테나와 성상 점의 개수에 따라 지수적으로 복잡도가 증가하는데 반해 LR 기반의 복호기는 상대적으로 적은 복잡도로 동일한 다이버시티 성능을 보이는 것으로 알려져 있다. 그러나 LR 과정도 채널 행렬의 열 벡터 교환 과정을 포함한 반복 연산에 의해서 복잡도가 높고 하드웨어 구현이 어려운 점이 있다. LR 과정은 채널 행렬이 주어지는 경우 유일하게 결정되기 때문에 이 과정을 offline으로 미리 수행하여 Look-Up Table(LUT)에 저장하는 방식으로 계산량을 줄일 수 있다. 본 논문에서는 LR 기반 수신기에서 LUT 를 효율적으로 구성하는 방법을 제시하고 성능을 비교한다. 제안된 방식을 적용할 경우 기존의 LR 방식에 비하여 적은 연산량으로 유사한 수신 성능을 보임을 모의실험을 통하여 보인다.

• 정보보호학회논문지
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• 제18권3호
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• pp.9-21
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• 2008

본 논문에서는 "작은 워드 크기를 사용하는 센서모트에서는 GF$(2^m)$상의 partial XOR 곱셈연산이 저전력 마이크로프로세서에 의하여 효율적으로 지원되지 않기 때문에 GF$(2^m)$에 기반을 둔 타원곡선 암호시스템의 소프트웨어 구현은 비효율적이다"라는 일반적으로 인정된 의견을 검증한다. 비록 센서모트에서 GF$(2^m)$에 기반을 둔 몇 가지의 소프트웨어 구현은 있지만, 이것들의 성능은 센서네트워크에서 사용할 만큼 충분하지 못하다. 기존 구현들의 성능 저하는 유한체 곱셈과 감산 연산에서 발생하는 중복된 메모리 접근에서 기인한다. 따라서 본 논문에서는 유한체 곱셈과 감산과정에서 발생하는 불필요한 메모리 접근을 줄일 수 있는 몇 가지 방법을 제안한다. 제안한 방법을 통하여, GF$(2^{163})$상의 유한체 곱셈과 감산의 수행시간을 각각 21.1%와 24.7% 줄일 수 있으며 이것은 Elliptic Curve Digital Signature Algorithm (ECDSA)의 sign과 verify 연산 시간을 약 $15{\sim}19%$ 단축시킬 수 있다.