• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.255-255
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• 2010

Recently, nonvolatile memories (NVM) of various types have been researched to improve the electrical performance such as program/erase voltages, speed and retention times. Also, the charge trap memory is a strong candidate to realize the ultra dense 20-nm scale NVM. Furthermore, the high charge efficiency and the thermal stability of SiC nanocrystals NVM with single $SiO_2$ tunnel barrier have been reported. [1-2] In this study, the SiC charge trap NVM was fabricated and electrical properties were characterized. The 100-nm thick Poly-Si layer was deposited to confined source/drain region by using low-pressure chemical vapor deposition (LP-CVD). After etching and lithography process for fabricate the gate region, the $Si_3N_4/SiO_2/Si_3N_4$ (NON) and $SiO_2/Si_3N_4/SiO_2$ (ONO) barrier engineered tunnel layer were deposited by using LP-CVD. The equivalent oxide thickness of NON and ONO tunnel layer are 5.2 nm and 5.6 nm, respectively. By using ultra-high vacuum magnetron sputtering with base pressure 3x10-10 Torr, the 2-nm SiC and 20-nm $SiO_2$ were successively deposited on ONO and NON tunnel layers. Finally, after deposited 200-nm thick Al layer, the source, drain and gate areas were defined by using reactive-ion etching and photolithography. The lengths of squire gate are $2\;{\mu}m$, $5\;{\mu}m$ and $10\;{\mu}m$. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer, E4980A LCR capacitor meter and an Agilent 81104A pulse pattern generator system. The electrical characteristics such as the memory effect, program/erase speeds, operation voltages, and retention time of SiC charge trap memory device with barrier engineered tunnel layer will be discussed.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.252-255
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• 2004

반도체는 high integrated, high speed, low power를 위하여 design 뿐만 아니라 재료 측면에서도 많은 변화를 가져오고 있으며, RC delay time을 줄이기 위하여 Al 배선보다 비저항이 낮은 Cu와 low-k material 적용이 그 대표적인 예이다. 그러나, Cu 배선의 경우 dry etching이 어려우므로, 기존의 공정으로는 그 한계를 가지므로 damascene 또는 dual damascene 공정이 소개, 적용되고 있다. Damascene 공정은 절연막에 photo와 RIE 공정을 이용하여 trench를 형성시킨 후 electrochemical plating 공정을 이용하여 trench에 Cu를 filling 시킨다. 이후 CMP 공정을 이용하여 절연막 위의 Cu와 barrier material을 제거함으로서 Cu 배선을 형성하게 된다. Dual damascene 공정은 trench와 via를 동시에 형성시키는 기술로 현재 대부분의 Cu 배선 공정에 적용되고 있다. Cu CMP는 기존의 metal CMP와 마찬가지로 oxidizer를 이용한 Cu film의 화학반응과 연마 입자의 기계가공이 기본 메커니즘이다. Cu CMP에서 backside pressure 영향이 uniformity에 미치는 영향을 살펴보았으며, electrochemical plating 공정에서 발생하는 hump가 CMP 결과에 미치는 영향과 dishing 결과를 통하여 그 영향을 평가하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제50권11호
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• pp.575-580
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• 2001

In this paper, using $500\mum-thickness\; (100)\; silicon\; wafer,\; flat\; 65\mum-thickness$ silicon mirror plates were fabricated through dry etching and wet etching, and $45\mum-depth$ grooved driving electrodes were fabricated through UV-LIGA process. Four shapes of the driving electrode were fabricated: twenty four grooves of the $50\mum-width$, twelve grooves of the $100\mum-width$, six grooves of the $200\mum-width$, and no grooves on the driving electrode. Fabricated mirror plate size and spring size are $2400\times2400\times65\mum3\; and \;500\times10\times65\mum3,$ respectively. Mirror plate parts and driving electrodes were assembled into the scanning mirrors. Measured natural resonance frequencies were about 600Hz which have error within $\pm 2%$ to calculated value. Due to the squeeze effect in the narrow gap between the mirror plate and the driving electrode, measured resonance frequencies were reduced as raising the amplitude of the mirror plate. In a case of driving electrode without grooves, the resonance frequency was reduced largely, compared with a case of driving electrode with grooves. According to the experimental results, squeeze effect was smaller in the driving electrode with smaller-width and many grooves. Therefore, the driving electrode with smaller-width and many grooves was effective in low voltage and high speed operation.

• 대한금속재료학회지
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• 제48권7호
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• pp.667-673
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• 2010

Copper filling into TSV (through-silicon-via) and reduction of the filling time for the three dimensional chip stacking were investigated in this study. A Si wafer with straight vias - $30\;{\mu}m$ in diameter and $60\;{\mu}m$ in depth with $200\;{\mu}m$ pitch - where the vias were drilled by DRIE (Deep Reactive Ion Etching) process, was prepared as a substrate. $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. In order to reduce the time required complete the Cu filling into the TSV, the PPR (periodic pulse reverse) wave current was applied to the cathode of a Si chip during electroplating, and the PR (pulse-reverse) wave current was also applied for a comparison. The experimental results showed 100% filling rate into the TSV in one hour was achieved by the PPR electroplating process. At the interface between the Cu filling and Ti/ Au functional layers, no defect, such as a void, was found. Meanwhile, the electroplating by the PR current showed maximum 43% filling ratio into the TSV in an hour. The applied PPR wave form was confirmed to be effective to fill the TSV in a short time.

• Korean Chemical Engineering Research
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• 제52권3호
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• pp.382-387
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• 2014

본 연구에서는 PC/ABS 블렌드를 고속전단성형법을 사용하여 제조하였고 스크류 회전속도와 전단부하시간을 공정 변수로 하여 이에 따른 블렌드의 모폴로지 변화를 분석하였다. 블렌드의 모폴로지 및 ABS 분산상의 크기를 주사전자현미경으로 관찰하여 안정한 상 구조와 최적의 물성을 가지는 고속전단성형조건을 확립하였고, 전단응력에 의한 블렌드의 열화 현상을 알아보기 위해 기계적 물성의 변화를 측정하였다. 이 때, 스크류 회전속도는 500 rpm에서 3000 rpm까지 변화시켰으며 전단부하시간은 10초에서 40초까지 주었다. 고속전단성형법을 사용하여 제조한 PC/ABS 블렌드 및 고속전단성형을 가하지 않은PC/ABS 컴파운드의 분산상 크기를 명확하게 관찰하기 위하여 블렌드의 단면에 크롬산 수용액을 이용한 에칭공정을 시행하였고 공정 전후의 모폴로지를 비교 분석하였다. 에칭으로 생긴 블렌드 내의 ABS 홀을 이미지 측정 프로그램인 Image J를 이용하여 측정한 결과, 스크류 회전속도에 따라 그 크기가 감소하였으며 특히 1000 rpm 이상의 스크류 회전속도 하에서 제조된 PC/ABS 블렌드의 경우, 기계적 물성이 급격하게 감소하여 블렌드의 분해가 일어났음을 알 수 있었다. 결과적으로 PC/ABS 블렌드에 1000 rpm의 스크류 회전속도를 가한 경우, 나노미터 단위의 분산상을 가지며 가장 안정한 상구조를 관찰할 수 있었고 인장강도 및 신율도 상대적으로 높아서 PC/ABS 블렌드의 최적 고속전단성형조건이라 할 수 있다.

• 한국광학회지
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• 제8권4호
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• pp.327-332
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• 1997

2단계 메사 식각 공정과 유기 금속 화학 증착방법으로 높은 비저항을 갖는 Fe-도핑된 반절연 InP층의 전류 차단층을 갖는 10 Gb/s 광통신용 초고속 1.55.mu.m 궤환형 반도체 레이저 다이오드를 제작하였다. 제작된 DFB-LD의 특성은 발진 임계전류~15 mA, slope efficiency ~0.13 mW/mA, 동 저항 ~6.0.OMEGA.이었고, 발진 파장은 1.546 .mu.m이며, 6 Ith까지의 전류에도 인접 모우드 억압비, SMSR>40dB 이상 (CW상태)으로써 안정된 단일 모우드 동작을 보였다. DFB-LD의 소신호 주파수 특성으로 27 mA의 작은 구동전류에서 이미 -3dB 대역폭이 10 GHz에 도달하였음을 보여주었고, 또한 최대 -3dB 대역폭으로 구동전류 90 mA에서 ~18 GHz까지 얻는 우수한 소신호 주파수 특성을 보여주었다. 10 Gb/s DFB-LD 모듈 전송시험에 있어서, 1.55.mu.m 파장의 레이저 다이오드 모듈로 일반 단일모우드 광섬유와 분산천이 광섬유에 대해서 전송시험한 결과 에러평탄면(error floor)없이 각각 10 km, 80 km를 전송할 수 있었다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.21-28
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• 1999

Deep Submicron 영역에서 요구되는 고성능 소자로서 자기-정렬된 ESD(Elevated Source/Drain)구조의 MOSFET을 제안하였다. 제안된 ESD 구조는 일반적인 LDD(Lightly-Doped Drain)구조와는 달리 한번의 소오스/드레인 이온주입 과정이 필요하며, 건식 식각 방법을 적용하여 채널의 함몰 깊이를 조정할 수 있는 구조를 갖는다. 또한 제거가 가능한 질화막 측벽을 최종 질화막 측벽의 형성 이전에 선택적인 채널 이온주입을 위한 마스크로 활용하여 hot-carrier 현상을 감소시켰으며, 반전된 질화막 측벽을 사용하여 기존이 ESD 구조에서 문제시될 수 있는 자기-정렬의 문제를 해결하였다. 시뮬레이션 결과, 채널의 함몰 깊이 및 측벽의 넓이를 조정함으로써 충격이온화율(ⅠSUB/ID) 및 DIBL(Drain Induced Barrier Lowering) 현상을 효과적으로 감소시킬 수 있고, 유효채널 길이에 따라 차이가 있으나 두 번의 질화막 측벽을 사용함으로써 hot-carrier 현상이 개선될 수 있음을 확인하였다.

• 열처리공학회지
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• 제25권1호
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• pp.6-13
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• 2012

HVOF thermal spray coating of 80%WC-CoFe powder is one of the most promising candidate for the replacement of the traditional hard chrome plating and hard ceramics coating because of the environmental problem of the very toxic $Cr^{6+}$ known as carcinogen by chrome plating and the brittleness of ceramics coatings. 80%WC-CoFe powder was coated by HVOF thermal spraying for the study of durability improvement of the high speed spindle such as air bearing spindle. The coating procedure was designed by the Taguchi program, including 4 parameters of hydrogen and oxygen flow rates, powder feed rate and spray distance. The surface properties of the 80%WC-CoFe powder coating were investigated roughness, hardness and porosity. The optimal condition for thermal spray has been ensured by the relationship between the spary parameters and the hardness of the coatings. The optimal coating process obtained by Taguchi program is the process of oxygen flow rate 34 FRM, hydrogen flow rate 57 FRM, powder feed rate 35 g/min and spray distance 8 inch. The coating cross-sectional structure was observed scanning electron microscope before chemical etching. Estimation of coating porosity was performed using metallugical image analysis. The Friction and wear behaviors of HVOF WC-CoFe coating prepared by OCP are investigated by reciprocating sliding wear test at $25^{\circ}C$ and $450^{\circ}C$. Friction coefficients (FC) of coating decreases as sliding surface temperature increases from $25^{\circ}C$ to $450^{\circ}C$.