• 한국지능시스템학회논문지
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• 제12권5호
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• pp.462-466
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• 2002

GA(Genetic Algorithm)는 자연계 진화를 모방한 계산 알고리즘으로서 단순하고 응용이 쉽기 때문에 여러 분야에 전역적 최적해 탐색에 많이 사용되고 있다. 최근에는 하드웨어를 구성하는 방법의 하나로서 사용되어 진화하드웨어라는 분야를 탄생시켰다. 이와 함께 GA의 연산자체를 하드웨어로 구현하는 GA processor(GAP)의 필요성도 증가하고 있다. 특히 진화하드웨어를 소프트웨어에서 진화시키는 것이 아닌 GAP에 의해 진화시키는 것은 독립된 구조의 진정한 EHW 설계에 필수적이 될 것이다. 본 논문에서는 진화하드웨어의 빠른 재구성을 위한 유전자 알고리즘 프로세서를 설계한다.

• 한국CDE학회논문집
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• 제8권2호
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• pp.65-74
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• 2003

For virtual reality, virtual manufacturing system, or simulation based design, we need to visualize very large and complex 3D models which are comprising of very large number of polygons. To overcome the limited hardware performance and to attain smooth realtime visualization, there have been many researches about algorithms which reduce the number of polygons to be processed by graphics hardware. One of these algorithms, occlusion culling is a method of rejecting the objects which are not visible because they are occluded by other objects, and then passing only the visible objects to graphics hardware. Existing occlusion culling algorithms have some shortcomings such as the required long preprocessing time, the limitation of occluder shape, or the need for special hardware implementation. In this study, an efficient occlusion culling algorithm is proposed. The proposed algorithm reads and analyzes Z-buffer of graphics hardware using Microsoft DirectX, and then determines each object's visibility. This proposed algorithm can speed up visualization by reading Z-buffer using DirectX which can access hardware directly compared to OpenGL, by reading only the region to which each object is projected instead of reading the whole Z-Buffer, and the proposed algorithm can perform more exact visibility test by using simplified model instead of using bounding box. For evaluation, the proposed algorithm was applied to very large polygonal models. And smooth realtime visualization was attained.

• 전기전자학회논문지
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• 제23권3호
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• pp.984-987
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• 2019

최근 사물인식, 차선인식을 기반한 자율 주행 기술이 각광받고 있다. 하지만 안개가 자욱한 날씨에는 주변 사물을 인지하기 어렵기 때문에 안개제거 기술이 필요하다. 안개 제거 기술은 현재 여러 방면으로 연구되고 있으며, 단일 영상을 기반한 안개제거 알고리즘이 대표적이다. 본 논문에서는 안개 입자 맵을 추정하여 실시간으로 안개 제거를 하기 위한 하드웨어를 설계한다. 제안하는 하드웨어 구조는 누적 히스토그램 방식을 기반한 필터를 구현하여 필터의 window 크기가 커져도 하드웨어 크기에 영향을 미치지 않는 구조를 가진다. 하드웨어 설계는 XILINX사의 xc7z045-ffg900을 목표 보드로 하여 FPGA 구현을 했다.

• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3327-3334
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• 2021

Present electric grids are advanced to integrate smart grids, distributed resources, high-speed sensing and control, and other advanced metering technologies. Cybersecurity is one of the challenges of the smart grid and nuclear plant digital system. It affects the advanced metering infrastructure (AMI), for grid data communication and controls the information in real-time. The research article is emphasized solving the nuclear and smart grid hardware security issues with the integration of field programmable gate array (FPGA), and implementing the latest Time Authenticated Cryptographic Identity Transmission (TACIT) cryptographic algorithm in the chip. The cryptographic-based encryption and decryption approach can be used for a smart grid distribution system embedding with FPGA hardware. The chip design is carried in Xilinx ISE 14.7 and synthesized on Virtex-5 FPGA hardware. The state of the art of work is that the algorithm is implemented on FPGA hardware that provides the scalable design with different key sizes, and its integration enhances the grid hardware security and switching. It has been reported by similar state-of-the-art approaches, that the algorithm was limited in software, not implemented in a hardware chip. The main finding of the research work is that the design predicts the utilization of hardware parameters such as slices, LUTs, flip-flops, memory, input/output blocks, and timing information for Virtex-5 FPGA synthesis before the chip fabrication. The information is extracted for 8-bit to 128-bit key and grid data with initial parameters. TACIT security chip supports 400 MHz frequency for 128-bit key. The research work is an effort to provide the solution for the industries working towards embedded hardware security for the smart grid, power plants, and nuclear applications.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제6권4호
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• pp.448-456
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• 2000

설계되는 시스템의 규모가 커지고 복잡해지므로 이를 빠른 시간 내에 효율적으로 검증하기 위한 상위 단계에서의 검증 기술의 개발이 중요하게 되었다. 본 연구에서는 하드웨어와 소프트웨어가 혼합되어 있는 시스템을 위한 상위 단계에서의 검증기술을 개발하였다. 에뮬레이션 또는 시뮬레이션만을 수행하는 것보다 빠르고 우수하게 기능적으로 검증하기 위해, 하드웨어와 소프트웨어 부분으로 분할한 후 인터페이스 회로를 이용하여 구현 가능하도록 하였다. 그리고, 상위 단계의 회로를 쉽게 하드웨어를 이용하여 검증하기 위한 설계 지침들을 제시하였다. 본 방법을 이용하여 리드-솔로몬 디코더 회로에 대한 검증을 수행한 결과 시뮬레이션만을 수행한 경우에 비하여 modified Euclid 알고리즘 수행 블록은 12,000배 이상의 속도로 검증을 수행할 수 있었으며, 전체 검증 시간도 반 이하로 줄었다.

• 전기학회논문지P
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• 제67권1호
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• pp.9-14
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• 2018

In this paper, we introduce an AES-based security chip for the embedded system of Internet of Things(IoT). We used Verilog HDL to implement the AES algorithm in FPGA. The designed AES module creates 128-bit cipher by encrypting 128-bit plain text and vice versa. RTL simulations are performed to verify the AES function and the theory is compared to the results. An FPGA emulation was also performed with 40 types of test sequences using two Altera DE0-Nano-SoC boards. To evaluate the performance of security algorithms, we compared them with AES implemented by software. The processing cycle per data unit of hardware implementation is 3.9 to 7.7 times faster than software implementation. However, there is a possibility that the processing speed grow slower due to the feature of the hardware design. This can be solved by using a pipelined scheme that divides the propagation delay time or by using an ASIC design method. In addition to the AES algorithm designed in this paper, various algorithms such as IPSec can be implemented in hardware. If hardware IP design is set in advance, future IoT applications will be able to improve security strength without time difficulties.

• 한국컴퓨터정보학회논문지
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• 제17권12호
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• pp.49-60
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• 2012

본 논문은 보정 이미지에서 최 근접 좌표를 이용한 방사 왜곡 보정 하드웨어 구조를 제안한다. 기존 보간법과는 달리 보정 이미지에서 최근접한 좌표의 거리를 이용하기 때문에 이미지 전체 영역의 화질 향상과 함께 외각영역에서 발생하는 계단 현상을 해결할 수 있다. 그러나 양 선형 보간법을 적용한 기존 구조에서 추가되는 연산으로 인해 하드웨어 크기가 증가한다. 이를 해결하기 위해 룩 업 테이블 구조를 제안하고, 코르딕 알고리즘을 적용한다. Design compiler를 이용하여 합성한 결과 보간법의 모든 과정을 하드웨어로 구현한 구조는 기존 구조에 비해 처리량이 높고, 차량용 후방 카메라의 경우 룩 업 테이블과 하드웨어를 함께 사용한 구조는 모든 과정을 하드웨어로 구현한 구조보다 하드웨어 크기를 10% 줄일 수 있다.

• 한국산업융합학회 논문집
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• 제26권2_1호
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• pp.239-248
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• 2023

In this paper, we conduct a study on the design that can secure the safety of the EPLA system by performing safety activities based on the ISO 26262 standard for vehicle functional safety. In the case of a company developing a detailed system, it is responsible for verification through hardware design and safety analysis in the overall flow of safety activities, and safety analysis according to the ASIL safety level must be properly performed. At this time, there are cases where the safety goal quantitative metric value suggested by the ISO 26262 standard cannot be satisfied only by the hardware design of the basic function, so it is necessary to design and install the safety mechanism. Based on ISO 26262 safety activities, it is possible to derive an effective design plan through hardware safety analysis.

• 한국건축시공학회지
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• 제13권4호
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• pp.341-350
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• 2013

본 연구에서는 창호철물 공사의 하자발생 원인을 제도(System), 설계, 시공 3가지 측면에서 제도 미비(공사시방서 작성능력 부족등), 창호철물의 중요성에 대한 사회적 인식부족, 설계도면 작성 기술력 부족, 설계비 저가등 7가지를 도출하였다. 도출된 7가지 원인 중 창호철물 공사의 하자 발생에 높은 영향을 미치는 원인은 제도 미비(공사시방서 작성능력 부족), 설계도면 작성 기술력 부족이 각각 1순위, 2순위로 나타났다. 또한 이러한 하자발생 원인이 실제 프로젝트에서 건축사사무소와 시공사의 규모에 따라 어떻게 분포하는지와 시공품질에 미치는 영향을 분석 제시함으로써 향후 창호철물공사 하자방지 방안 마련을 위한 기초 연구를 수행하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2000년도 제15차 학술회의논문집
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• pp.254-254
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• 2000

This paper presents a genetic programming based evolutionary strategy for on-line adaptive learnable evolvable hardware. genetic programming can be useful control method for evolvable hardware for its unique tree structured chromosome. However it is difficult to represent tree structured chromosome on hardware, and it is difficult to use crossover operator on hardware. Therefore, genetic programming is not so popular as genetic algorithms in evolvable hardware community in spite of its possible strength. We propose a chromosome representation methods and a hardware implementation method that can be helpful to this situation. Our method uses context switchable identical block structure to implement genetic tree on evolvable hardware. We composed an evolutionary strategy (or evolvable hardware by combining proposed method with other's striking research results. Proposed method is applied to the autonomous mobile robots cooperation problem to verify its usefulness.