• JSTS:Journal of Semiconductor Technology and Science
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• 제7권1호
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• pp.11-19
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• 2007

This paper presents two novel compensation circuits for leakage current and power supply noise (PSN) in phase locked loop (PLL) using a nanometer CMOS technology. The leakage compensation circuit reduces the leakage current of the charge pump circuit which becomes more serious problem due to the thin gate oxide and small threshold voltage in nanometer CMOS technology and the PSN compensation circuit decreases the effect of power supply variation on the output frequency of VCO. The PLL design is based on a 32nm predictive CMOS technology and uses a 0.9V power supply voltage. The simulation results show that the proposed PLL achieves a 88% jitter reduction at 440MHz output frequency compared to the PLL without leakage compensator and its output frequency drift is little to 20% power supply voltage variations. The PLL has an output frequency range of $40M{\sim}725MHz$ with a multiplication range of 11023, and the RMS and peak-to-peak jitter are 5ps and 42.7ps, respectively.

• 한국컴퓨터정보학회논문지
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• 제3권4호
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• pp.35-43
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• 1998

본 논문은 DS/SS의 동기 복조를 위한 동기발진기의 특성에 대하여 연구하였다. 동기발진기는 외부신호가 인가되지 않을 때에는 고유 주파수를 발진하고. 고조파 및 저조파의 외부 신호가 인가되면 동기발진기는 인가 신호를 추적하여 동조한다 따라서 출력은 광대역의 외부 주파수에 동기 하므로서 주파수 분주와 주파수 증배에 이용 할 수 있으며, 디지탈 통신에 있어서 동기 문제점을 해결 할 수 있는 방안을 제시하였으며, 이와 같은 특성을 이용하여 DS/SS 동기 적용을 위한 실험에서 양호한 동기 특성을 얻을 수 있었다. 본 연구논문은 1998년 부산정보대학의 학술 연구조성비로 이루어졌으며, 지원해주신 부산정보대학에 감사드립니다.

• 산업기술연구
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• 제22권B호
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• pp.155-161
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• 2002

As the wireless communications are gradually developed, the higher frequency is demanded and the smaller the size of antenna shall be reduced by the wavelength of the operating frequency. However, the smaller the size of antenna becomes, the less the gain is obtained according to the frequency, so that a new attempt such as an array antenna has been examined to improve the characteristics. Also, for the convenience of communication, the omni-directional property is required. In this paper, two antennas system which is aligned in cross direction in tested and analyzed. The main scope is focused to get an appropriated distance between the two small antennas to get better properties. There are various ways of array arrangement, but in this study, it should be placed on the same PCB for easy implementation and the direction of each antenna are aligned to be a cross($90^{\circ}$) position. The study is carried out by comparing the radiation patterns mainly, and the theoretical expectation and the computer simulation are also executed. The final model is the folded IF-antennas system printed on PCB and the ideal dipole-antenna arrangement in also test to verify the possibility of our implementation. And it is finally proved by measuring experiments.

• 한국통신학회논문지
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• 제31권2A호
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• pp.194-200
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• 2006

본 논문에서는 위성 탑재체용 26.4 GHz 국부 발진기를 설계 제작하였다. 제작된 발진기는 고안정도와 고신뢰도를 갖는 기본 주파수 발생부와 기본 주파수 발생부로부터 생성된 8.8 GHz의 신호를 3체배하여 26.4 GHz의 최종 발진 주파수를 만들어내는 주파수 체배부로 구성되어 있다. 기본 주파수 발생부는 샘플링 위상비교기(Sampling Phase Detector)를 이용한 위상 고정 방식의 발진기로 구성하였으며 고안정도를 갖는 OCXO를 기준 주파수원으로 사용하였다. 주파수 체배부는 자체 설계한 MMIC 3체배기와 증폭기를 이용하여 크기와 무게를 줄일 수 있었다. 개발된 국부 발진기는 +11 dBm 이상의 출력 전력과 10 kHz와 100 kHz의 오프셋 주파수에서 각각 -96 dBc/Hz와 -105 dBc/Hz의 위상 잡음 특성을 나타내며, 설계 요구규격을 모두 만족한다.

• 한국항행학회논문지
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• 제15권4호
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• pp.596-601
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• 2011

본 논문에서는 간단한 회로구조와 높은 효율을 갖는 스위칭 방식의 E급 주파수 체배기에 대한 연구를 수행하였다. 주파수 체배는 능동소자의 비선형성에 의해 발생하는데 본 논문에서는 FET 능동소자를 간단한 스위치 및 기생소자 성분 모델로 근사하여 특성을 해석하고자 하였다. FET를 입력에 의해 동작하는 스위치 및 기생소자로 모델링하고 E급 주파수 체배기의 정합소자 값을 유도하였다. ADS시뮬레이터를 이용하여 출력 전압과 전류 파형 및 효율을 시뮬레이션하고 기생성분에 따른 변화를 연구하였다. 기생 커패시턴스, 저항, 인덕턴스에 의한 영향을 시뮬레이션하였으며 입력주파수 2.9GHz, 바이어스전압 2V일 때, 출력주파수 5.8GHz에서 기생커패시턴스가 0pF에서 1pF으로 변화함에 따라 드레인효율은 98%에서 28%로 감소하여 기생커패시턴스 CP가 FET의 기생 성분 중 가장 큰 영향을 끼친 것을 확인했다.

• 조명전기설비학회논문지
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• 제22권6호
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• pp.116-126
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• 2008

본 논문에서는 2.4[GHz]와 5[GHz]로 동작하는 Dual-band WLAN 송신기의 설계에 대하여 기술한다. Dual-band WLAN 송신기는 2.4[GHz] 대역과 5[GHz] 대역에서 각각 동작할 수 있도록 설계되었다. 이중대역의 구조를 갖는 송신 부는 2.4[GHz] 과 5[GHz] 주파수에서 동작하는 증폭기와 두 개의 VCO(Voltage Controlled Oscillator)또는 주파수 가변 범위가 매우 넓은 VCO를 사용해야 한다. 이 문제는 크기와 소비전력으로 나타나며, 이를 해결하기 위하여 이중대역 송신 모듈을 제안하였다. 이 송신부는 단일 송신 블럭을 사용하여 입력되는 주파수와 인가하는 바이어스 전압에 따라, IEEE 802.11b/g의 2.4[GHz] 대역신호에 대해서는 증폭기로 동작하고 IEEE로 802.11a의 5.8[GHz] 대역신호는 주파수 체배 방식을 이용하여 출력신호를 얻도록 설계하였다. 출력스펙트럼은 중심주파수에서 각각 +11[GHz], +20[MHz], +30[MHz] offset인 주파수에서 적응형 방식이 아닌 경우와 비교하여 4[dB], 6[dB], 16[dB]의 ACPR특성이 향상되었으며, IEEE 802.11a 무선 랜 송신스펙트럼 마스크 규격을 만족하였다.

• 방송공학회논문지
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• 제27권3호
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• pp.378-390
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• 2022

최근 심층 합성 곱 신경망 학습의 발전에 따라 단일 영상 초해상도에 적용되는 심층 학습 기법들을 좋은 성과를 보여주고 있으며 깊은 네트워크의 강한 표현 능력으로 저해상도 영상과 고해상도 영상 사이의 복잡한 비선형 매핑이 가능해졌다. 하지만 과도한 합성곱 신경망의 사용으로 인해 증가하는 파라미터와 연산량으로 실시간 또는 저전력 장치에 적용하는데 제한이 있다. 본 논문은 정보 증류 방식을 이용하여 계층적인 특징을 조금씩 추출해내는 블록을 재귀적인 방식으로 사용하며 고주파수 잔여 정제 블록을 통해 더 정확한 고주파수 성분을 만들어 성능을 향상시키는 경량화된 네트워크인 Recursive Distillation Super Resolution Network (RDSRN) 를 제안한다. 제안하는 네트워크는 RDN과 비교했을 때 비슷한 화질의 영상을 복원하며 약 32배 적은 파라미터와 약 10배 적은 연산량을 가지고 약 3.5배 더 빠르게 영상을 복원하며 기존 경량화 네트워크 CARN과 비교했을 때 약 2.2배 적은 파라미터와 약 1.8배 빠른 처리시간으로 평균 0.16dB 더 좋은 성능을 만들어 냄을 확인 하였다.

• 방송공학회논문지
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• 제15권2호
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• pp.182-191
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• 2010

본 논문에서는 DVB-S2 시스템을 위한 간단한 구조를 가지는 반송파 주파수 복구부를 소개한다. 위성방송 통신 환경 및 상용 부품의 사용으로 인해, DVB-S2 수신기의 반송파 주파수 복구부는 최대 20%의 정규화된 주파수 옵셋(Offset)을 복구해야만 한다. 이로 인해 기존에 소개된 반송파 주파수 복구 방식은 복잡한 구조를 가지고 많은 연산량 및 메모리를 필요로 한다. 본 논문에서 소개된 방식은 거친 주파수 복구부에 변형된 Fitz 방식을 채택하여 정확하게 거친 주파수 옵셋 복구를 수행하고, 잔류 주파수 옵셋을 후단의 알려진 간단한 미세 주파수 복구방식으로 처리하는 구조를 갖는다. 소개된 방식은 기존에 소개된 방식과 동일한 성능을 보이면서도 필요한 곱셈 연산량을 80% 가량 줄일 수 있고 추가적인 메모리를 필요로 하지 않는 장점이 있다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.73-84
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• 2004

본 논문에서는 하드웨어 상에 구현된 암호 프리미티브의 안전성을 위협할 수 있는 부채널 공격의 하나인 단순 전력 분석 (Simple Power Analysis)에 대응하는 알고리즘을 제안하고 이를 하드웨어로 구현하고자 한다. 제시하는 알고리즘은 기존에 알려진 대응 알고리즘보다 스칼라 곱셈 방법이 보다 효율적인 장점이 있다. 기존의 대응 알고리즘은 연산의 종속성 때문에 하드웨어의 장점인 병렬 처리 기법을 효율적으로 적용하기 어려운 단점이 존재한다. 이러한 단점을 보완코자 본 논문에서 제시하는 알고리즘은 동작 성능의 저하를 최소화하기 위해 역원 계산 시간 동안 곱셈 및 제곱 연산을 수행할 수 있도록 구성하였다. 또한 하드웨어 기술 언어인 VHDL(VHSIC Hardware Description Language)로 제안 알고리즘을 구현하여 성능 검증을 수행하였으며 이의 활용을 모색하였다. 하드웨어 합성은 Syplify pro7.0을 사용하였으며, 타겟 칩 Xillinx VirtexE XCV2000EFG1156을 대상으로 하였을 때 전체 등가 게이트는 60,608게이트, 최대 동작 주파수는 약 30Mhz로 산출되었다. 본 논문에서 제시한 스칼라 곱셈기는 전자 서명(Digital Signature), 암호화(Encryption) 및 복호화(Decryption), 키 교환(Key Exchange)등의 핵심 연산으로 사용될 수 있을 것으로 보이며, 자원 제약이 심한 Embedded-Micom 환경에 적용하였을 경우, 단순 전력 분석에 안전하면서 효율적인 연산 기능을 제공할 수 있을 것으로 보인다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.