• 한국정보과학회논문지:시스템및이론
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• 제33권12호
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• pp.867-879
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• 2006

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.401-407
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• 2016

단순 다각형 내부의 두 점 p와 q가 주어질 때 다음의 문제를 고려할 수 있다. (1) 다각형에서 p와 q 둘 다로부터 가시적인 점들의 집합을 구하라. (2) p와 q 둘 중의 적어도 하나로부터 가시적인 점들의 집합을 구하라. 이 문제들은 두 가시성 다각형 사이의 교집합과 합집합을 구하는 문제에 해당한다. 본 논문에서는 재구성가능한 메쉬(RMESH)에서 이 문제들을 해결하는 알고리즘을 고려한다. 일반적인 두 다각형의 교차 영역을 구하는 알고리즘[1]을 이용하면, 두 가시성 다각형의 교집합을 구하는 문제를 O($n^3$) 크기의 RMESH에서 상수 시간에 해결할 수 있다. 여기서 n은 두 가시성 다각형의 꼭짓점 개수의 합이다. 본 논문에서는 가시성 다각형의 특성을 이용하여 평면 분할 그래프를 O($n^2$) 크기의 RMESH에서 상수 시간에 구축하고, 이를 통해 두 가시성 다각형의 교집합뿐만 아니라 합집합도 O($log^2n$) 시간에 구하는 알고리즘을 제시한다. 이 알고리즘은 기존의 결과에 비해 병렬 알고리즘의 비용을 나타내는 프로세서-시간 곱 지표를 O($n^3$)에서 O($n^2log^2n$)으로 개선한다.

• 정보처리학회논문지D
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• 제18D권3호
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• pp.179-184
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• 2011

모바일 기기는 유연한 이동성을 제공하는 대신에 제한된 자원을 가지고 있는 휴대용 장치로서, 최근에는 단순한 몇 가지의 기능만 제공하던 기존의 한계를 넘어서 많은 부가기능들을 추가적으로 제공하고 있다. 하지만 낮은 성능의 프로세서와 제한된 배터리용량으로 인해 사용자가 만족할 수 있는 성능을 제공하지 못하는 문제점이 발생하고 있다. 이러한 성능이슈는 하드웨어 교체를 통해 쉽게 해결될 수 있으나, 제품가격 상승이라는 치명적 단점을 가지고 있다. 본 논문에서는 성능이슈와 제품가격 상승 이라는 두 가지 문제를 동시에 해결하기 위하여 사용자 체감성능을 개선하는 방법을 제시한다. 사용자 체감성능은 사용자가 화면터치 또는 키패드를 통해 모바일 기기에 화면갱신 명령을 입력하고 모바일 기기의 출력장치인 LCD화면에 화면구성을 완료하는데 까지 걸리는 시간이 매우 중요한 요소이다. 모바일 기기는 물리적으로 작은 LCD화면을 사용하기 때문에 한번에 보여줄 수 있는 데이터의 양이 제한적이다. 화면을 구성하기 위해서 LCD화면에 보여줄 수 있는 양의 데이터만 사용한다면 빠른 화면구성을 할 수 있다. 이렇게 최소한의 데이터를 계산하고 DB에서 가져와 빠른 화면구성을 할 수 있도록 하는 Controller를 기존의 MVC 패턴에 추가한 MVC+Prefetch Controller 패턴을 제안한다. 제안한 패턴을 사용하면 사용자가 만족할 만한 체감성능을 보장할 수 있다. MVC+Prefetch Controller 패턴을 삼성전자 휴대폰 모델 S8500에 적용하여 사용자 체감성능 개선을 확인하였다.

• 정보처리학회논문지A
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• 제19A권1호
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• pp.51-60
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• 2012

일반적으로 스마트카드라고 불리는 IC(Integrated Circuit)카드는 작은 크기의 마이크로칩(MPU)과 메모리, EEPROM, 카드 운영체제(COS) 및 보안 알고리즘을 내장하고 있다. 이러한 IC카드는 금융(카드,은행,증권 등), 교통, 통신, 의료, 전자여권, 멥버쉽 회원관리 등 거의 모든 산업분야에서 이용되고 있다. 최근 방송통신융합 및 TV의 스마트기기화 추세에 따라 TV전자상거래(T-커머스)가 방송산업의 신성장 동력이 되면서 T-커머스 지불결제 방법으로 IC카드를 이용하는 등 응용분야가 증가하고 있다. 예를 들어, T-커머스에서 IC신용카드(또는 IC현금카드)를 이용하여 결제를 하거나, IC현금카드를 이용하여 ATM과 같은 방식으로 TV뱅킹 서비스를 제공한다. 하지만 아직까지 대부분의 T-커머스 신용카드 결제 서비스는 리모콘을 이용한 카드정보 입력 방식을 이용하고 있기 때문에 고객 편의성이 크게 떨어지고, 카드정보 저장 및 노출 등 보안성에 있어서 취약성을 가지고 있다. 이러한 문제점을 해결하고자, 본 논문에서는 IC신용카드 결제 표준기술인 EMV기술을 이용한 TV전자 지불 결제시스템 구현을 위한 결제처리 모듈을 개발하였다.

• 한국콘텐츠학회논문지
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• 제15권1호
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• pp.31-43
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• 2015

배터리 기반의 실시간 내장형 시스템에서는 실시간성을 만족시키기 위한 고속의 성능뿐만 아니라 배터리의 수명을 늘리기 위한 높은 에너지 효율이 요구된다. 실시간 동적전압조정(Real-Time Dynamic Voltage Scaling : RT-DVS)은 이러한 두 가지 요구사항을 만족시키기 위한 핵심기술이다. 본 논문에서는 ccEDF에 기반한 고 효율의 동적전압조정 알고리듬인 EccEDF를 제안한다. EccEDF는 ccEDF의 최대 장점중 하나인 구조적 단순성을 유지하면서 ccEDF 알고리듬의 보수성에 의해 간과된 소요시간(elapsed time)을 고려하여 태스크의 종료시 슬랙에 의해 절감될 수 있는 최대 이용률을 정확하게 계산할 수 있는 알고리듬이다. 절감될 수 있는 최대 이용률은 조기종료 시점에서 잔여수행시간($C_i-cc_i$)을 잔여시간($P_i-E_i$)으로 나누어 계산할 수 있으며, 플루이드 스케줄링 모델을 이용하여 이를 증명한다. 또한 인텔사의 동적전압조정 프로세서 중 초기 모델인 PXA250과 0.28V에서 1.2V까지 폭넓은 동적전압조정 능력을 가진 최신 IA-32 프로세서의 모델을 사용한 시뮬레이션을 통해 실제 응용에서도 EccEDF가 ccEDF 보다 우수함을 입증한다.

• 정보처리학회논문지A
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• 제15A권6호
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• pp.309-316
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• 2008

대공방어용 임무지향 교전통제 컴퓨터는 장시간 동안 임무의 중단없이 방어 임무를 수행하여야 하며, 복잡한 내장형 임무 소프트웨어를 탑재하는 컴퓨터에는 대공방어 임무의 특성상 확실성과 안정성 및 신뢰성을 보장하여야 한다. 구현된 임무지향 교전통제 컴퓨터에서 임무수행의 확실성과 안정성은 4 장의 프로세서로 구성되는 분산 컴퓨터 아키텍처에 의해 보장되며, 신뢰도는 분산 구조의 컴퓨터에 저비용의 능동 예비 이중화(ASR) 고장감내 기법을 적용하여 보장되도록 하였다. 소프트웨어적인 능동 예비 이중화 고장감내 기법은 높은 신뢰도와 신속한 고장복구 성능을 가지는 교전통제 컴퓨터를 저비용으로 구현하므로 대공방어용 컴퓨터에 매우 적합한 기법이다. 본 논문은 능동 예비 이중화 고장감내 기법의 메커니즘과 성능분석에 대해 기술하고, 교전통제 컴퓨터에 ASR 기법과 하드웨어적인 DMR 및 TMR 고장감내 기법을 적용한 경우의 MTBF, 신뢰도, 가용성 및 저비용성을 비교분석하였다. ASR 기법은 72 시간의 임무 시간에 대하여 TMR과 유사한 임무 신뢰도를 제공하며, 저비용의 구현이 가능하므로 교전통제 임무지향 컴퓨터의 고장감내 기법으로 최적인 것으로 분석되었다.

• 정보보호학회논문지
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• 제11권5호
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• pp.17-30
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• 2001

본 논문에서는 타원곡선 암호시스템에 필요한 스칼라 곱셈기를 $GF(2^{163})$의 standard basis상에서 구현하였다. 스칼라 곱셈기는 래딕스-16 유한체 직렬 곱셈기와 유한체 역수기로 구성되어 있다. 스칼라 곱셈을 계산하기 위해서는 유한체 곱셈, 덧셈과 역수의 계산이 필요하지만, 기존의 스칼라 곱셈기는 이러한 스칼라 곱셈을 유한체 곱셈기만으로 계산하였으므로 역수를 계산하는데 많은 시간을 소모하였다. 따라서, 본 논문의 중요한 특징은 가장 많은 연산시간을 필요로 하는 역수 연산을 빠르게 계산하기 위해 유한체 역수기를 추가 사용한 것이다. 유한체 역수기는 기존의 많은 구현 사례 중 두 번의 곱셈 시간이 소요되는 확장 유클리드 알고리즘(Extended Euclid Algorithm)을 이용하였다. 본 논문에서 구현한 유한필드 곱셈기와 역수기는 하드웨어 구조가 규칙적이어서 확장성이 용이하고, 파이프라인 구조와 하드웨어 리소스의 재활용을 이용해 계산과정에서 100%의 효율(throughput)을 발휘할 수 있는 구조를 가지고 있다. 스칼라 곱셈기는 현대전자 0.6$\mu\textrm{m}$ CMOS 공정 라이브러리인 IDEC-C631을 이용하여 예측한 결과 최대 140MHz까지 동작이 가능하며, 이때 데이터 처리속도는 64Kbps로 163bit 프레임당 2.53ms 걸린다. 이러한 성능의 스칼라 곱셈기는 전자서명(Digital Signature), 암호화 및 복호화(encryption & decryption) 그리고 키 교환(key exchange)등에 효율적으로 사용될 수 있을 것으로 여겨진다.

• 한국정보통신학회논문지
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• 제26권7호
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• pp.1071-1077
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• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.