• ETRI Journal
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• 제41권3호
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• pp.383-395
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• 2019

Clock Controlled Dual keeper Domino logic structures (CCDD_1 and CCDD_2) for achieving a high-speed performance with low power consumption and a good noise margin are proposed in this paper. The keeper control circuit comprises an additional PMOS keeper transistor controlled by the clock and foot node voltage. This control mechanism offers abrupt conditional control of the keeper circuit and reduces the contention current, leading to high-speed performance. The keeper transistor arrangement also reduces the loop gain associated with the feedback circuitry. Hence, the circuits offer less delay variability. The design and simulation of various wide fan-in designs using 180 nm CMOS technology validates the proposed CCDD_1 and CCDD_2 designs, offering an increased speed performance of 7.2% and 8.5%, respectively, over a conventional domino logic structure. The noise gain margin analysis proves good robustness of the CCDD structures when compared with a conventional domino logic circuit configuration. A Monte Carlo simulation for 2,000 runs under statistical process variations demonstrates that the proposed CCDD circuits offer a significantly reduced delay variability factor.

• 대한전자공학회논문지
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• 제26권6호
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• pp.131-139
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• 1989

본 논문에서는 CMOS 및 domino CMOS 의 특징과 PLA등 array logic의 특징을 동시에 살리면서 동작특성이 좋고 집적도가 높으며 테스트 생성이 쉬운 domino CMOS NOR-NOR array logic의 설계방식을 제안하였다. 이 방식은 pull-down 특성을 개선하여 기생 커패시턴트의 문제점을 해결하며 간단한 부가회로를 사용하여 회로내의 모든 고정들을 검출할 수 있도록 한 testable design 방식이다. PLA의 적항군의 개념 및 특성 행렬을 이용한 테스트 생성 알고리듬과 절차를 제안하였고 이를 PASCAL 언어로 실현하였다. 또한 SPICE 및 P-SPICE를 이용하여 본 설계방식에 대한 검증을 행하였다.

• 대한전자공학회논문지
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• 제27권7호
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• pp.1118-1127
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• 1990

In this paper a new test generation method for Domino CMOS logic circuits is proposed. Because the stuck-at type fault is not adequate for Domino CMOS circuits the stuck-open fault, stuck-on fault and bridging fault are considered as fault models. It is shown that the test generation problem of Domino CMOS circuits results in functional block test generation problem. Test set is generated by using the logic minimizer which is a part of logic design system. An algorithm for reduction of test set is described. The proposed test method can be easily applied to various figures of circuits and make it easy to construct automatic test generator in design system. The proposed algorithms are programed and their efficiency is confirmed by examples.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1476-1480
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• 1987

This paper proposes a design method for SCLA(sequential CMOS Domino Logic Array) using 1-level CMOS Domino Logic and Stable Shift Register Latch. Also an algorithm to generate a test sequence and a test procedure for the SCLA are presented. The SCLA has advantages of low power consumption, high density and high speed, and performs hazard-and race-free logic operation, because of using SSRL(Stable Shift Register Latch). By using the proposed test method, all of stuck-at, cross-point, stuck-on and stuck-open faults in SCLA are detected by short test sequence.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.574-578
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• 1988

This paper proposes testable design method of Domino CMOS NOR-NOR Array Logic design method. Previous Domino CMOS PLA method is composed of 2 level NAND-NAND Logic. Because NOR-NOR Logic is realized by a parallel circuit, this method can prevent delay time each level and DNOR-PLA include testable circuit system that DNOR-PLA circuit. DNOR-PLA testable algorithm is realized on Prime (Primos) in Pascal language and DNOR-PLA circuit is simulated by PSPICE.

• 전자공학회논문지
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• 제51권4호
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• pp.42-48
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• 2014

본 논문에서는, 트위스티드 연결구조를 이용한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 제안된 회로의 출력스윙 범위는 트위스티드 트랜지스터의 사이즈와 출력 캐패시턴스의 크기에 따라 조절가능하다. 제안된 회로를 적용한 리플캐리덧셈기(Ripple Carry Adder)는 도미노 CMOS로직에 비해 전력소비는 37%감소했고 전력 지연 곱(power-delay product)은 43%감소했다.

• 전자공학회논문지SC
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• 제41권6호
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• pp.17-25
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• 2004

본 논문에서는, 저전력 소비를 위한 새로운 저전압 스윙 도미노 로직 회로를 제안한다. 전력 소비를 줄이기 위해, 도미노 로직의 예비충전(precharge) 노드와 출력 노드가 0V부터 V/sub REF/-V/sub TH/까지의 범위에서 스윙하도록 설계하였다. 여기서, V/sub REF/=VDD-nV/sub TH/ (n=0, 1, 2, 3)로 정의되며 설계자는 요구되는 속도와 전력 소비 특성을 감안하여 n 값을 설정할 수 있다. 이와 같은 특성은 누설 전류 없이 저전압 입력을 받을 수 있는 인버터의 구조에 의해 얻어진다. 제안된 도미노 로직을 적용하여 4×4 Braun 곱셈기를 설계하였고 공급전압 3.3V를 갖는 0.35㎛ n-well CMOS 공정으로 제작하였다. 제작된 칩은 기존 회로들과 비교할 때, 30% 이상의 전력 감소효과를 나타내며 전력-지연 곱에서도 우수한 성능을 나타내었다.

• 한국정보통신학회논문지
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• 제3권4호
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• pp.787-794
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• 1999

본 논문에서는 기존의 동적 CMOS 논리회로보다 동작속도가 타르고 면적이 작은 새로운 EMMODL (enhanced NORA MODL)의 설계방법을 제시하고, 이를 이용하여 32 비트 CLA(carry lookahead adder)를 구현하였다. 제안된 회로는 MODL(multiple output domino logic)의 출력 인버터를 제거하여 면적을 줄이고 동작속도를 증가시킬 수 있다. 0.8um 이중금속 CMOS 공정으로 구현된 CLA는 시차문제가 발생하지 않았고, 3.9nS 이내에 32 비트 연산이 가능하였다.

• 한국통신학회논문지
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• 제19권3호
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• pp.401-417
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• 1994

본 논문에서는 논리 모니터링 방식에 의해 stuck-at(s-at)고장, stuck-open(s-op)고장 및 stuck on(s-on) 고장을 검출하기 위한 Domino CMOS회로의 테스트용이화 셀계기법을 제안한다. Domino CMOS게이트내 nMOS트랜지스터들의 s-op고장과 s-on고장을 검출하기 위하여 한개의 pMOS 트랜지스터를 부가하고 단일 게이트 및 다단 Domino CMOS회로내 인버어터의 pMOS트랜지스터 s-on 고장을 검출하기 위해서 한개의 nMOS트랜지스터를 부가한가. 부가된 트랜지스터는 Domino CMOS를 테스트 모드에서 pseudo nMOS회로로 동작하도록 만든다. 따라서 일반 domino CMOS회로의 테스트 시 회로지연에 의한 오동작을 방지하는 선충전(precharge phase)과 논리결정(evaluation phase)의 이상(two-phase)동작을 필요로 하지 않아 테스트 시간과 테스트 생성의 복잡도를 줄일 수 있게 된다. 제안된 회로에서는 대부분의 고장들이 단일 테스트 패턴에 의해 검출되는데 이에따라 경로지연이나 타임스큐, 전하재분배 및 그리치 등에 의해 테스트가 무효화되는 것을 피할 수 있으며 테스트 패턴 생성을 위하여 기존의 자동 테스트패턴생성기(ATPG)를 이용할 수 있는 장점을 갖는다.

• 전자공학회논문지A
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• 제33A권3호
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• pp.187-195
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• 1996

This paper proposes two new dynamic CMOS logic styles, called ZMODL (zipper-MODL) and EZMODL (enhanced-ZMODL), which can reduce more area dnd propagation delya than conventional MODL (multiple output domino logic). The 32-bit CLAs(carry look-ahead adder) are designed by ZMODL, EZMODL circuits, and their operations are verified by SPICE 3 with 2$\mu$ double metal CMOS parameters. The results shwo that the CLA designed by EZMODL circuit has achived 32-bit additin time of less than 4.8NS with VDD=5.0V and 8% of transistors cn be redcued, compared to the CLA designed by MODL. The EZMODL logic style can improve the performance in the high-speed computing circuits depending on the degree of recurrence.